多路搶答器設(shè)計(jì)_eda課程設(shè)計(jì)(存儲(chǔ)版)
【正文】 ctor(3 downto 0)。 end ponent。e=ledout(2)。 end bhv。 七 、參考文獻(xiàn) [1]、江國(guó)強(qiáng)：《 EDA 技術(shù)習(xí)題與實(shí)驗(yàn)》 ， 電子工業(yè)出版社 [2]、 曹昕燕，周風(fēng)臣，聶春燕：《 EDA 技術(shù)試驗(yàn)與課程設(shè)計(jì)》，清華大學(xué)出版社 [3]、黃仁欣：《 EDA 技術(shù)實(shí)用教程》，清華大學(xué)出版社 22 指導(dǎo)教師評(píng)語及設(shè)計(jì)成績(jī) 評(píng) 語 課程設(shè)計(jì)成績(jī)： 指導(dǎo)教師： 日期： 年 月 日 。 u4:ymq port map(ain4=y_out,DOUT7=ledout)。c=ledout(4)。 ponent alarm is port(clk,i:in std_logic。 ponent sjxz is port(clk2,rst:in std_logic。 s0,s1,s2,s3:in std_logic。 use 。039。 END IF 。 END clkdiv。 END ARCHITECTURE ART。 4 WHEN 0101=DOUT7=1011011。 ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。 THEN WARN =39。 12 ARCHITECTURE BEHAVE OF ALARM IS SIGNAL WARN:STD_LOGIC。 end body_chooser。 end if。 process(clk2,rst) begin if(rst=39。 use 。 end if。event and co=39。 end if。 if s=39。 or stop=39。 use 。 elsif (st=1000) then states=0100。 end if 。)and not( st(0)=39。139。139。 or st(2)=39。139。139。039。 s0,s1,s2,s3:in std_logic?？紤]到實(shí)驗(yàn)開發(fā)平臺(tái)提供的輸出顯示資源的限制，我們將組別顯示和計(jì)時(shí)顯示的譯碼器內(nèi)設(shè)，而將各組的計(jì)分顯示的譯碼器外接。其中有搶答時(shí)鐘信號(hào) clk2；系統(tǒng)復(fù)位信號(hào) rst；搶答使能信號(hào) s；搶答狀態(tài)顯示信號(hào) states；無人搶答警報(bào)信號(hào) warn；計(jì)時(shí)中止信號(hào) stop；計(jì)時(shí)十位 和 個(gè)位 信號(hào) tb， ta。 搶答器計(jì)時(shí)模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能，在有搶答開始后進(jìn)行 30 秒的倒計(jì)時(shí)，并且在 30 秒倒計(jì)時(shí)后無人搶答顯示超時(shí)并報(bào)警。對(duì)于需顯示的信息，需要增加或外接譯碼器，進(jìn)行顯示譯碼。 entity qdjb is 5 port(rst,clk2:in std_logic。 then tmp=39。 or st(0)=39。 ) then st(0)=39。139。 if (s2=39。 or st(3)=39。139。139。 elsif (st=0100) then states=0011。 use 。039。039。 end if。 elsif co39。 end if。 use 。 begin s=count。 else count=count+1。 end PROCESS。 END ALARM。039。039。 USE 。 3 WHEN 0100=DOUT7=0110011。 END PROCESS。 clk16 : OUT STD_LOGIC)。 END IF 。 ELSE clk16 = 39。 use 。 architecture bhv of qiangdaqi is ponent qdjb is port(clk2,rst:in std_logic。 end ponent。 end ponent。b=ledout(5)。 u3:sjxz port map(clk2=clk2,rst=rst,s=m,a=states_out,b=ta_out,c=tb_out,y=y_out)。 在這次設(shè)計(jì)，把理論與實(shí)踐信結(jié)合起來，在老師的指導(dǎo)下和視頻學(xué)習(xí)下，有些關(guān)鍵的問題才得以解決， 鍛煉了自己的能力，對(duì)以后走的路有了更清楚的認(rèn)識(shí)，同時(shí)有了更多的信心。 仿真圖 18 頂層文件圖 在這個(gè)模塊中是對(duì)前七個(gè)模塊的綜合編寫的頂層文件。f=ledout(1)。 signal states_out,ta_out,tb_out,y_out:std_logic_vector(3 downto 0)。 y:out std_logic_vector(3 downt
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