多路搶答器設(shè)計_eda課程設(shè)計-wenkub
2022-09-11 16:55:44 本頁面
【正文】 .................................................................. 7 （三）數(shù)據(jù)選擇模塊 ........................................................................................................ 9 （四）報警模塊 .............................................................................................................. 11 （五）譯碼模塊 .............................................................................................................. 13 （六）分頻模塊 .............................................................................................................. 14 （七）頂層文件 .............................................................................................................. 16 （八）主電路連線圖 ...................................................................................................... 19 （九）將程序下載到芯片 FLEX— EPF10LC844 上，引腳圖如下 ........................... 19 三、器件編程與下載 ................................................................................... 20 四、性能測試與分析 ................................................................................... 20 五、實驗設(shè)備 ................................................................................................ 20 六、心得體會 ................................................................................................ 21 七、參考文獻(xiàn) ................................................................................................ 21 1 層次化設(shè)計 圖形輸入 文本輸入 建立項目文件 設(shè)計器件 增益 邏輯正確 仿真分析 引腳分配 重新調(diào)整 設(shè)計正確 生成下載文件 下載并驗證 NO NO YES YES 設(shè)計輸入 設(shè)計生成 設(shè)計實現(xiàn) 硬件下載 程序設(shè)計流程圖 2 一 、方案設(shè)計與論證 將該任務(wù)分成七 個模塊進(jìn) 行設(shè)計，分別為：搶答器鑒別模塊、搶答器計時模塊、搶答器記分模塊、分頻模塊、譯碼模塊、數(shù)選模塊、 報警模塊， 最后是撰寫頂層文件。其中有搶答時鐘信號 clk2；系統(tǒng)復(fù)位信號 rst；搶答使能信號 s；搶答狀態(tài)顯示信號 states；無人搶答警報信號 warn；計時中止信號 stop；計時十位 和 個位 信號 tb， ta。 分頻模塊： 在這個 模塊中主要實現(xiàn)搶答過程中實現(xiàn)輸出雙脈沖的功能。考慮到實驗開發(fā)平臺提供的輸出顯示資源的限制，我們將組別顯示和計時顯示的譯碼器內(nèi)設(shè)，而將各組的計分顯示的譯碼器外接。 L E D AL E D BL E D CL E D D 4 二 、 單元電路設(shè)計 （一）搶答鑒別模塊 VHDL 源程序 library ieee。 s0,s1,s2,s3:in std_logic。 architecture one of qdjb is signal st:std_logic_vector(3 downto 0)。039。139。139。139。139。 or st(1)=39。 or st(2)=39。 ) then st(1)=39。139。139。139。 if (s3=39。)and not( st(0)=39。 or st(2)=39。 end if 。 p2:process(states(0),states(1),states(2),states(3)) 6 begin if (st=0000) then states=0000。 elsif (st=1000) then states=0100。 仿真圖 ： 搶答鑒別模塊圖 7 在這個模塊中主要實現(xiàn)搶答過程中的搶答功能，并能
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