基于eda搶答器的設(shè)計(jì)-wenkub
2022-11-28 21:57:25 本頁(yè)面
【正文】 作者所在專業(yè)： 自動(dòng)化 作者所在班級(jí)： B07221 作 者 姓 名 ： XXX 指導(dǎo)教師姓名： XXX 完 成 時(shí) 間 ： 20201129 1 內(nèi) 容 摘 要 搶答器是為智力競(jìng)賽參賽者答題時(shí)進(jìn)行搶答而設(shè)計(jì)的一種優(yōu)先判決器電路，競(jìng)賽者可以分為若干組，搶答時(shí)各組對(duì)主持人提出的問(wèn)題要在最短的時(shí)間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問(wèn)題 。 因此要完成搶答器的邏輯功能，該電路至少應(yīng)包括 搶答鑒別模塊、分頻器、計(jì)時(shí)模塊 、選擇控制和報(bào)警器組成。搶答器共有 3 個(gè)輸出顯示，選手代號(hào)、計(jì)數(shù)器的個(gè)位和十位，他們輸出全都為 BCD 碼輸出，這樣便于和顯示譯碼器連接。其中有四個(gè)搶答信號(hào) s0、 s ss3；搶答使能信號(hào) s；搶答狀態(tài)顯示信號(hào) states； 搶答與 警報(bào)時(shí)鐘信號(hào) clk2；系統(tǒng)復(fù)位信號(hào) rst；警報(bào)信號(hào) tmp。 報(bào)警模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的報(bào)警功能，當(dāng)主持人按下 控制鍵 ，有限時(shí)間 5 內(nèi) 人搶答或是計(jì)數(shù)到時(shí)蜂鳴器開始報(bào)警，有效電平輸入信號(hào) i；狀態(tài)輸出信號(hào) q；計(jì)數(shù)脈沖 clk2。 三、 單元電路設(shè)計(jì) （一）搶答鑒別模塊 VHDL 源程序 library ieee。 s0,s1,s2,s3:in std_logic。 architecture one of qdjb is signal st:std_logic_vector(3 downto 0)。039。139。139。139。139。 or st(1)=39。 or st(2)=39。 ) then st(1)=39。139。139。139。 if (s3=39。)and not( st(0)=39。 or st(2)=39。 end if 。 p2:process(states(0),states(1),states(2),states(3)) begin if (st=0000) then states=0000。 elsif (st=1000) then states=0100。 仿真圖 ： 7 （二）計(jì)時(shí)模塊 VHDL 源程序 library ieee。 warn:out std_logic。 begin p1:process(clk,rst,s,stop,ta) begin if rst=39。 then ta=0000。 then co=39。 then if ta=0000 then ta=1001。 end if。 p2:process(co,rst,s,stop,tb) begin 8 if rst=39。 then tb=0010。 then if s=39。 end if。 仿真圖 （三）數(shù) 據(jù)選擇模塊 VHDL 源程序 library ieee。 entity sjxz is port (a,b,c: in std_logic_vector(3 downto 0)。 9 end sjxz。039。139。 end if。 when others=null。 仿真圖 10 （四）報(bào)警模塊 VHDL 源程序 LIBRARY IEEE。 Q:OUT STD_LOGIC)。 BEGIN Q= WARN。 THEN IF I=39。 ELSIF(I=39。 ELSE WARN =39。 END PROCESS。 USE 。 ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN 0000=DOUT7=1111110。 3 WHEN 0100=DOUT7=0110011。 7 WHEN 1000=DOUT7=1111111。 END PROCESS。 USE 。 END clkdiv。139。 13 END IF 。139。039。 END rtl。 use 。 a,b,c,d,e,f,
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