【正文】 8 WHEN 1001=DOUT7=1111011。 END CASE。 END ARCHITECTURE ART。 USE 。 USE 。 clk16 : OUT STD_LOGIC)。 ARCHITECTURE rtl OF clkdiv IS SIGNAL count : STD_LOGIC_VECTOR(3 DOWNTO 0)。event AND clk2=39。) THEN IF(count=1111) THEN Count =0000。 END IF 。 END PROCESS。event AND clk2=39。) THEN IF(count=1111) THEN clk16 = 39。 ELSE clk16 = 39。 END IF 。 END PROCESS。 仿真圖 （七）頂層文件 VHDL 源程序 library ieee。 use 。 entity qiangdaqi is port(clk,clk2,s,s0,s1,s2,s3,stop,rst:in std_logic。 m:out std_logic_vector(1 downto 0)。 14 end qiangdaqi。 s0,s1,s2,s3:in std_logic。 states:out std_logic_vector(3 downto 0))。 ponent js is port(clk,rst,s,stop:in std_logic。 ta,tb:buffer std_logic_vector(3 downto 0))。 ponent sjxz is port(clk2,rst:in std_logic。 a,b,c:in std_logic_vector(3 downto 0)。 end ponent。 dout7: out std_logic_vector (6 downto 0))。 ponent alarm is port(clk,i:in std_logic。 end ponent。 signal ledout:std_logic_vector(6 downto 0)。 begin a=ledout(6)。c=ledout(4)。e=ledout(2)。g=ledout(0)。 u2:js port map(clk,rst,s,stop,warn=n,ta=ta_out,tb=tb_out)。 u4:ymq port map(ain4=y_out,DOUT7=ledout)。 end bhv。 五、性能測試與分析 按下 rst 鍵清零，按下 s 鍵，觀察數(shù)碼管是否開始 倒計時，揚聲器是否發(fā)出報警聲，按下 s0,觀察數(shù)碼管是否顯示 1 和搶答的時間，再按 s1, 均不改變顯示，按下 rst 鍵，觀察是否清零，再按 s 鍵，不按別的，直到計時時間到，觀察是否顯示 00，揚聲器是否發(fā)出報警。但是最后的成品卻不一定與仿真時完全一樣，因為，再實際接線中有著各種各樣的條件制約著。所以，在設計時應考慮兩者的差異，從中找出最適合的設計方法。 通過這次設計，進一步加深了對 EDA 的了解，讓我對它有了更加濃厚的興趣。通過這次課程設計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐 相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。 總的來說，這次設計的 搶答器 還是比較成功的，在設計中遇到了很多問題，最后在老師的辛勤的指導下，終于 迎刃 而解，有點小小的成就感，終于覺得平時所學的知識有了實用的價值，達到了理論與實際相結(jié)合的目的，不僅學到了不少知識，而且鍛煉了自己的能力，使 自己對以后的路有了更加清楚的認識，同時，對未來有了更多的信心。我們組的 3 位成員在實驗室里日出而作，日落不息。 八、參考文獻 [1] 、李國洪，沈明山：《可編程邏輯器件 EDA技術與實踐》，機械工業(yè)出版社 [2]、江國強：《 EDA 技術習題與實驗》 ， 電子工業(yè)出版社 [3]、 曹昕燕，周風臣，聶春燕：《 EDA 技術試驗與課程設計》，清華大學出版社 [4]、黃仁欣：《 EDA 技術實用教程》，清華大學出版社 [5]、王振紅：《數(shù)字電路設計與應用實踐教程》，機械工業(yè)出版社 18 指導教師評語及設計成績 評 語 課程設計成績： 指導教師： 日期： 年 月 日