【正文】 。 END PROCESS。 CC1=POINTS_C1。 AA1=POINTS_A1。 END IF。 END IF。 END IF。 ELSE POINTS_D1:=POINTS_D1+39。 END IF。 ELSE POINTS_C1:=POINTS_C1+39。 END IF。 ELSE POINTS_B1:=POINTS_B1+39。 END IF。 ELSE POINTS_A1:=POINTS_A1+39。 IF t=2500000 then t:=0。039。 POINTS_D1:=0000。 POINTS_B1:=0000。039。139。 BEGIN IF (clk39。 VARIABLE POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY JFQ 。 AA1,BB1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 clk: IN STD_LOGIC。 ENTITY JFQ IS PORT(RST: IN STD_LOGIC。 USE 。 END ARCHITECTURE ART。 QB=TMPB。 END IF。 END IF。 END IF。 IF TMPB=0000 THEN TMPB:=1001。139。 TMPB:=DB。039。139。 ELSIF clock39。 THEN TMPA:=0000。 BEGIN IF CLR=39。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。 END IF。 ELSE DB=DB+39。039。 END IF。 。 ELSE DA=DA+39。039。139。 ELSIF clock39。 THEN DA=0000。 PROCESS(TA,TB,CLR,clock) IS BEGIN IF CLR=39。 end if。 end if。clock=39。139。039。)then 上升沿 tempcounter=tempcounter+1。event and clk=39。 signal clock:std_logic。 SIGNAL DB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY JSQ。 QA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENTITY JSQ IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC。 USE 。 END ARCHITECTURE ART。 END IF。 STATES=0000。 D1=39。 C1=39。 B1=39。 ELSE A1=39。139。039。039。039。039。139。139。139。 STATES=W3。 D1=39。 C1=39。 B1=39。) THEN A1=39。AND D=39。AND C=39。AND B=39。 ELSIF (A=39。039。039。139。039。139。139。039。139。 STATES=W1。 D1=39。 C1=39。 B1=39。) THEN A1=39。AND D=39。AND C=39。AND B=39。 THEN IF (A=39。EVENT AND CLK=39。039。039。039。039。 THEN STATES=0000。 BEGIN PROCESS(CLK) IS BEGIN IF CLR=39。 CONSTANT W3: STD_LOGIC_VECTOR:=0011。 ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:=0001。 STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 A, B, C, D: IN STD_LOGIC。 ENTITY QDJB IS PORT(CLR: IN STD_LOGIC。 湖南工業(yè)大學(xué) EDA 課程設(shè)計 21 （ 4）主控模塊 QDJB 的 VHDL 程序： LIBRARY IEEE。 end process。 end if。 elsif t=111 then segcs=00000000。 elsif t=110 then segcs=00000001。 elsif t=101 then segcs=00000010。 elsif t=100 then segcs=00000100。 elsif t=011 then segcs=00001000。 elsif t=010 then segcs=00010000。 elsif t=001 then segcs=00100000。 if t=000 then segcs=10000000。139。 begin if (clk_fresh39。 end process。 end if。clk_fresh=39。039。139。 then t:=t+1。event and clk=39。 begin process(clk) 1KHZ；用于數(shù)碼管掃描信號 variable t : integer range 0 to 20200。 數(shù)碼管位選信號； end seg。 seg : out std_logic_vector(6 downto 0)。 JSXS1:in std_logic_vector(6 downto 0)。 D1:in std_logic_vector(6 downto 0)。 B1:in std_logic_vector(6 downto 0)。 湖南工業(yè)大學(xué) EDA 課程設(shè)計 19 entity seg is Port (clk : in std_logic。 use 。 （ 3）顯示模塊的 VHDL 程序： library IEEE。 END PROCESS。9 when others =DOUT7=1111111。7 when 1000 =DOUT7=0000000。5 when 0110 =DOUT7=0000010。3 when 0100 =DOUT7=0011001。1 when 0010 =DOUT7=0100100。 ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS when 0000 =DOUT7=1000000。 DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 USE 。 （ 2）譯碼器模塊 YMQ 的 VHDL 程序： LIBRARY IEEE。 END PROCESS。139。039。 ELSIF CP39。 THEN 不完整的條件產(chǎn)生鎖存 Q=39。 ARCHITECTURE RTL OF