【正文】 。 USE 。 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 27 頁(yè) 共 28 頁(yè) END a。 //m為其他數(shù)時(shí)， BCD=00 END CASE。 //當(dāng) m=8 時(shí)，輸出 BCD=7F WHEN 1001=BCD=01101111。 //當(dāng) m=6 時(shí) ，輸出 BCD=7D WHEN 0111=BCD=00000111。 //當(dāng) m=4 時(shí)，輸出 BCD=66 WHEN 0101=BCD=01101101。 //當(dāng) m=2 時(shí)，輸出 BCD=5B WHEN 0011=BCD=01001111。 //當(dāng) m=0 時(shí)，輸出 BCD=3F WHEN 0001=BCD=00000110。 //定義輸出 BCD END display。 ENTITY display IS //程序名稱(chēng)： display PORT(m:IN STD_LOGIC_VECTOR(3 downto 0)。 USE 。 END a。end if。039。139。139。139。 ARCHITECTURE a OF t IS BEGIN process(en,clk) begin if (clk39。 //定義輸入： clk,en sound1:OUT STD_LOGIC)。 USE 。 LIBRARY ieee。 end process。q8=s8。q6=s6。q4=s4。q2=s2。139。139。139。139。139。139。139。139。039。 //定義輸出端 q1~q8 END lock。 //定義輸入端 s8 clr: IN STD_LOGIC。 //定義輸入端 s6 s7: IN STD_LOGIC。 //定義輸入端 s4 s5: IN STD_LOGIC。 //定義輸入端 s2 s3: IN STD_LOGIC。 ENTITY lock IS //程序名稱(chēng) lock PORT(s1: IN STD_LOGIC。 USE 。 END a。 en=temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。 //當(dāng) temp=11111110 時(shí)對(duì)應(yīng)的 q8 搶答， m顯示 8 when others=m=1111。 //當(dāng) temp=11111011 時(shí)對(duì)應(yīng)的 q6 搶答， m 顯示 6 when11111101=m=0111。 //當(dāng) temp=11101111 時(shí)對(duì)應(yīng)的 q4 搶答， m 顯示 4 when11110111=m=0101。 //當(dāng) temp=10111111 時(shí)對(duì)應(yīng)的 q2 搶答 ， m 顯示 2 when11011111=m=0011。 case temp is when01111111=m=0001。q7amp。q5amp。q3amp。 begin temp:=q1amp。 //定義輸出端 en END change。 //定義輸入端 clr m:OUT STD_LOGIC_vector(3 downto 0)。 ENTITY change IS //程序名稱(chēng)： change PORT (q1,q2,q3,q4,q5,q6,q7,q8:IN STD_LOGIC。 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 24 頁(yè) 共 28 頁(yè) 附 錄 LIBRARY ieee。 另外，我要感謝我的父母四年以來(lái)的支持，讓我來(lái)到這樣一所充滿(mǎn)愛(ài)的學(xué)校，在這邊度過(guò)了開(kāi)心的四年，感謝你們這么多年的栽培和鼓勵(lì)，這些都是我一生的財(cái)富。 在此對(duì)朱老師表示深深的敬意和感謝，感謝您這么長(zhǎng)時(shí)間的教導(dǎo)和幫助，感謝您的辛苦和無(wú)私。他嚴(yán)肅的科學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)，深深地感染和激勵(lì)著我。 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 22 頁(yè) 共 28 頁(yè) 參 考 文 獻(xiàn) [1] 趙曙光、郭萬(wàn)有、楊頌華，可編程邏輯器件原理、開(kāi)發(fā)與應(yīng)用，西安：西安電子科技大學(xué)出版社， 2020 [2] 盧毅、賴(lài)杰 ， VHDL 與數(shù)字電路設(shè)計(jì)，北京：北京科學(xué)出版社， 2020 [3] 朱正偉， EDA 技術(shù)及應(yīng)用，北京：清華大學(xué)出版社， 2020 [4] 潘松， EDA 技術(shù)實(shí)用教程，北京：科學(xué)出版社， 2020 [5] 曾繁春、陳美金， VHDL 程序設(shè)計(jì) . 第二版，北京科學(xué)出版社 [6] 馮洋 ，智能搶答器的 Verilog 設(shè)計(jì)及 Quartus II 仿真，機(jī)械與電子， 2020 [7] 劉凱、王紅航，電子搶答器的 EDA 設(shè)計(jì)與實(shí)現(xiàn)，電子科技大學(xué)出版， 2020 [8] 褚紅燕、沈世斌，基于 EDA 技術(shù)的層次化設(shè)計(jì)方法在電子搶答器中的應(yīng)用，南京師范大學(xué)電氣與自動(dòng)化工程學(xué)院， 2020 [9] 李偉英、謝完成 ，基于 EDA 技術(shù)的搶答器的設(shè)計(jì)與實(shí)現(xiàn)，計(jì)算機(jī)技術(shù)， 2020 [10] 孫長(zhǎng)偉、王艷春，基于 EDA 技術(shù)的智能搶答器設(shè)計(jì)，工業(yè)技術(shù)， 2020 [11] 胡丹，基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn)，貴州大學(xué)電子科學(xué)與信息技術(shù)學(xué)院， 2020 [12] 王甲琛，基于 VHDL 語(yǔ)言的 8 路搶答器控制系統(tǒng)設(shè)計(jì)，山東英才職業(yè)技術(shù)學(xué)院， 2020 [13] 付家才， EDA 工程實(shí)踐技術(shù)，北京：化學(xué)工業(yè)出版社， 2020 [14]Chen Jing. Zhangxue Liu Yanhua. etal. A method of realizing clock signal by CPLD during GPS desynchronization[J]. Automation of Electric Power [15]Mark electronic design automation (EDA),China Machine [16] Zhang H. Quan C. Sun LD. A novel frameshift mutation of the EDA1 gene in a Chinese Han family with Xlinked hypohidrotic ectodermal dysplasia. 2020 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 23 頁(yè) 共 28 頁(yè) 致 謝 時(shí)間 轉(zhuǎn)瞬即逝，轉(zhuǎn)眼畢業(yè)在即，回想在大學(xué)的四年光陰，心中充滿(mǎn)無(wú)限感激和留戀之情。 從選題到方案的構(gòu)思選擇，具體電路實(shí)現(xiàn)到最后電路形成歷時(shí)幾個(gè)月時(shí)間，期間也遇到很多問(wèn)題，例如搶答器不能成功鎖定第一個(gè)搶答的選手號(hào)碼，不過(guò)在解決問(wèn)題的過(guò)程中也學(xué)到了很多知識(shí)。 搶答器在現(xiàn)實(shí)生活中廣泛應(yīng)用于各種競(jìng)賽，本次設(shè)計(jì)的搶答器利用 EDA 進(jìn)行的電路設(shè)計(jì)，其過(guò)程簡(jiǎn)單，在 EDA 軟件下完成， EDA不僅可以設(shè)計(jì)簡(jiǎn)單的電子搶答器，還可設(shè)計(jì)規(guī)模較大的電腦搶答器。 EDA技術(shù) VHDL語(yǔ)言設(shè)計(jì)的出現(xiàn)從根本上改變了以往數(shù)字電路的設(shè)計(jì)模式，使電路由硬件設(shè)計(jì)轉(zhuǎn)變?yōu)檐浖O(shè)計(jì)，使電子設(shè)計(jì)的核心轉(zhuǎn)化為 VHDL語(yǔ)言的編程設(shè)計(jì)。 數(shù)碼顯示組件圖如圖 所示： 圖 數(shù)碼顯示組件圖 波形仿真 將數(shù)碼顯示模塊的程序用 Quartus II 軟件進(jìn)行編譯仿真，得到波形圖 如圖 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 20 頁(yè) 共 28 頁(yè) 所示 ： 圖 數(shù)碼顯示模塊仿真波形圖 頂層模塊設(shè)計(jì) 模塊原理 根據(jù)所要實(shí)現(xiàn)的功能定義輸入端 s1~s8,鎖存輸出 q1~q8,m 編碼輸出和 BCD顯示輸入， clk 時(shí)鐘控制信號(hào)， clr 為 0 清零，為 1 開(kāi)始搶答， BCD 數(shù)碼管顯示輸出。 //當(dāng) m=9 時(shí)，輸出 BCD=6F WHEN OTHERS=BCD=00000000。 //當(dāng) m=7 時(shí)，輸出 BCD=07 WHEN 1000=BCD=01111111。 //當(dāng) m=5 時(shí)，輸出 BCD=6D WHEN 0110=BCD=01111101。 //當(dāng) m=3 時(shí)，輸出 BCD=4F WHEN 0100=BCD=01100110。 //當(dāng) m=1 時(shí)，輸出 BCD=06 WHEN 0010=BCD=01011011。 程序代碼 BEGIN CASE m IS WHEN 0000=BCD=00111111。end if。039。139。139。139。 程序代碼 begin if (clk39。 //當(dāng) clr 為高電平時(shí)，搶答開(kāi)始，開(kāi)始鎖存選手的編碼 end if。 q7=s7。 q5=s5。 q3=s3。 //當(dāng) clr 為低電平時(shí)， q1~q8 輸出高電平 else q1=s1。q8=39。 q7=39。q6=39。 q5=39。q4=39。 q3=39。q2=39。) then //整個(gè) if 語(yǔ)句實(shí)現(xiàn)鎖存功能，當(dāng) clk=0 時(shí)， s1~s8 鎖??；當(dāng)clr=1 時(shí)， s1~s8 解鎖， q1~q8 對(duì)應(yīng)輸出 s1~s8 的值 q1=39。 程序代碼 BEGIN process(s1,s2,s3,s4,s5,s6,s7,s8,clr) begin if(clr=39。 //當(dāng) temp 為其他情況則 m顯示 F end case。 //當(dāng) temp=11111101 時(shí)對(duì)應(yīng)的 q7 搶答， m顯示 7 when11111110=m=1000。 //當(dāng) temp=11110111 時(shí)對(duì)應(yīng)的 q5 搶答， m 顯示 5 when11111011=m=0110。 //當(dāng) temp=11011111 時(shí)對(duì)應(yīng)的 q3 搶答， m 顯示 3 when11101111=m=0100。 //當(dāng) temp=01111111 時(shí)對(duì)應(yīng)的 q1 搶答， m顯示 1 when10111111=m=0010。q8。q6amp。q4amp。q2amp。 頂層模塊圖 圖 頂層模塊圖 模塊詳細(xì)設(shè)計(jì) 編碼模塊 模塊原理 根據(jù)功能要求定義輸入端 q1~q8,clr,輸出端 m,en，將選手的號(hào)碼用二進(jìn)制輸出，當(dāng) temp=01111111 時(shí)對(duì)應(yīng)的 q1 搶答， m 顯示 1，當(dāng) temp=10111111 時(shí)對(duì)應(yīng)的q2 搶答， m顯 示 2，依此類(lèi)推，當(dāng) temp=11111110 時(shí)對(duì)應(yīng)的 q8 搶答， m顯示 8，當(dāng) temp 為其他情況則 m顯示 F。 圖 EPM570T100C3 管腳設(shè)置 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 15 頁(yè) 共 28 頁(yè) 4 搶答器功能實(shí)現(xiàn)與仿真 本章進(jìn)行詳細(xì)設(shè)計(jì)，完成 VHDL 代碼的編寫(xiě)、調(diào)試和仿真。 引出端功能符號(hào) CP1，時(shí)鐘輸入端 CP0，時(shí)鐘輸出端 Q4Q10\Q11Q14,計(jì)數(shù)器輸出端 /Q14， 第 14 級(jí)計(jì)數(shù)器反相輸出端VDD，正電源 VSS。在時(shí)鐘脈沖線上使用斯密特觸發(fā)器，在 CP1和 CP0的下降沿計(jì)數(shù)器以二進(jìn)制進(jìn)行計(jì)數(shù)，在時(shí)鐘脈沖線上使用斯密特觸發(fā)器對(duì)時(shí)鐘的上升和下降時(shí)間無(wú)限制。除具 4000 的基本特色以外還有可低壓工作，輸出能力強(qiáng)和高頻特性好的特點(diǎn)，價(jià)格上 74HC04 與 4000 差不多。當(dāng)將 6 個(gè)反相器的輸入端全部接 GND或 Vcc，結(jié)果用 100uA 表已測(cè)不出耗電，說(shuō)明耗電 =，只有輸出一定電流時(shí)耗電才會(huì)相應(yīng)加大。經(jīng)過(guò) 100s 后輸出由 H 變?yōu)?L，為 0V，說(shuō)明 74HC04 電路同樣也具備 4000的高輸入阻抗。 74HC04 是 CMOS 六反相器，雙列直插 14 腳，突出優(yōu)點(diǎn)是可在 2~6V 電壓下工作，并且很適合在低壓下工作，而 4000 系列 CMOS 電路，雖可用于 3~15V電源，但在 5V以下的輸出能力已大為減弱。 芯片 74HC04N 介紹 74HC04N 是六反相器，高速 CMOS 器件，低功耗肖特基的 TTL 電路，74HC04N外形和管腳排列， A是輸入端， Y是輸出端， 1A對(duì)應(yīng) 1Y、 2A對(duì)應(yīng) 2Y……,依此類(lèi)推。 MAXII CPLD 體系結(jié)構(gòu)，在所有 CPLD 系列中單位 I/O 成本最低，功耗最低。 MAXII 器件提供的密度范圍從 240 到 2210 個(gè)邏輯元件（ LE） , 最多達(dá) 272 個(gè)用戶(hù) I/O 管腳。因此 MAX II CPLD 是所有CPLD 系列產(chǎn)品中成本最低、功效最 小密度最高的器件。這種新型架構(gòu)的成本是原先 MAX II 器件的一半，功耗是其十分之一，密度是其四倍，性能卻是其兩倍。用戶(hù)可以利用MAX II CPLD 將大量控制邏輯集成在單個(gè)器件中，從而降低了系統(tǒng)成本。