【導(dǎo)讀】控制系統(tǒng)，電路元件多、接線復(fù)雜、故障率高、可靠性低。本設(shè)計(jì)采用FPGA器件來(lái)設(shè)計(jì)。該系統(tǒng)的可靠性、準(zhǔn)確性較高，能夠在確定的時(shí)間內(nèi)使紅黃。綠路燈正確的變化，且倒計(jì)時(shí)顯示能正確的顯示時(shí)間。想，并用MAX+plusⅡ仿真軟件進(jìn)行編譯仿真，將程序下載到FPGA器件進(jìn)行測(cè)試驗(yàn)證?；贔PGA的硬件系統(tǒng)運(yùn)行正確，能夠?qū)崿F(xiàn)交通燈的控制要求。低、價(jià)格便宜、安全可靠,維護(hù)和升級(jí)方便的優(yōu)點(diǎn),具有較好的應(yīng)用前景。EPM7032LC44-6作為這個(gè)系統(tǒng)的可編程邏輯器件。同時(shí)還用了4個(gè)LED數(shù)碼管，6個(gè)發(fā)光。二極管，一個(gè)固定開關(guān)，一個(gè)點(diǎn)動(dòng)開關(guān)等。數(shù)數(shù)字顯示能夠及時(shí)變化，紅黃綠燈能準(zhǔn)確的反應(yīng)。

　　

【正文】 //仿真時(shí)的分頻值 begin t = t + 1。 clk_out = 139。b0。 end else begin t = 0。 clk_out = 139。b1。 end end endmodule /*1HZ 計(jì)數(shù) 時(shí)鐘信號(hào)模塊 fdiv1hz*/ module fdiv1hz(clk_in,clk_out)。 /*輸入輸出端口定義 */ output clk_out。 input clk_in。 /*數(shù)據(jù)類型定義 */ reg clk_out。 integer t=0。 /*always 語(yǔ)句：實(shí)現(xiàn) 1000 分頻 */ always @(posedge clk_in) begin if(t999) //實(shí)際系統(tǒng)的分頻值 //if(t9) //仿真時(shí)采用的分頻值 begin t = t + 1。 clk _out = 139。b0。 end 26 else begin t = 0。 clk_out = 139。b1。 end end endmodule /*倒計(jì)時(shí)時(shí)間數(shù)據(jù)多路選擇模塊 datamux*/ module datamux(d_in3,d_in2,d_in1,d_in0,sel,d_out1,d_out0)。 /*輸入輸出端口定義 */ output [3:0] d_out1。 output [3:0] d_out0。 input [3:0] d_in3。 input [3:0] d_in2。 input [3:0] d_in1。 input [3:0] d_in0。 input sel。 /*數(shù)據(jù)類型定義 */ reg [3:0] d_out1。 reg [3:0] d_out0。 always begin case(sel) 239。b0 : begin d_out0 = d_in0。d_out1 = d_in1。 end 239。b1 : begin d_out0 = d_in2。d_out1 = d_in3。 end default : begin d_out0 = 439。b0000。d_out1 = 439。b0000。 end endcase end 27 endmodule /*動(dòng)態(tài)顯示驅(qū)動(dòng)模塊 dispselect*/ module dispselect(clk,d_out)。 /*輸入輸出端口定義 */ output [1:0] d_out。 input clk。 /*數(shù)據(jù)類型定義 */ reg [1:0] d_out。 always @(posedge clk) begin if(d_out 239。b10) d_out = d_out + 1。 else d_out = 239。b01。 end endmodule /*顯示數(shù)據(jù)多路選擇模塊 dispmux*/ module dispmux(sel,d_in1,d_in0,d_out)。 /*輸入輸出端口定義 */ output [3:0] d_out。 input [3:0] d_in1。 input [3:0] d_in0。 input [1:0] sel。 /*數(shù)據(jù)類型定義 */ reg [3:0] d_out。 always begin case(sel) 239。b01 : d_out = d_in0。 239。b10 : d_out = d_in1。 default : d_out = 439。b0000。 endcase 28 end endmodule /*顯示數(shù)據(jù)譯碼模塊 dispdecoder*/ module dispdecoder(data_in,data_out)。 /*輸入輸出端口定義 */ output [7:0] data_out。 input [3:0] data_in。 /*數(shù)據(jù)類型定義 */ reg [7:0] data_out。 always @(data_in) begin case(data_in) 439。b0000 : data_out = 839。b11111100。 //0 439。b0001 : data_out = 839。b01100000。 //1 439。b0010 : data_out = 839。b11011010。 //2 439。b0011 : data_out = 839。b11110010。 //3 439。b0100 : data_out = 839。b01100110。 //4 439。b0101 : data_out = 839。b10110110。 //5 439。b0110 : data_out = 839。b10111110。 //6 439。b0111 : data_out = 839。b11100000。 //7 439。b1000 : data_out = 839。b11111110。 //8 439。b1001 : data_out = 839。b11100110。 //9 default : data_out = 839。b00000000。 endcase end endmodule /*頂層電路 TOP*/ module trafficlight( reset, sw, clk, red1, red2, yellow1, 29 yellow2, green1, green2, seg_data, seg_sel, )。 /*輸入輸出端口定義 */ input reset。 input sw。 input clk。 output red1。 output red2。 output yellow1。 output yellow2。 output green1。 output green2。 output [7:0] seg_data。 output [1:0] seg_sel。 /*數(shù)據(jù)類型定義 */ wire synthesized_wire_0。 wire synthesized_wire_1。 wire synthesized_wire_19。 wire synthesized_wire_3。 wire synthesized_wire_20。 wire [1:0] synthesized_wire_21。 wire synthesized_wire_7。 wire [3:0] synthesized_wire_9。 wire [3:0] synthesized_wire_10。 wire [3:0] synthesized_wire_11。 wire [3:0] synthesized_wire_12。 wire [3:0] synthesized_wire_13。 wire [3:0] synthesized_wire_14。 wire [3:0] synthesized_wire_15。 wire [3:0] synthesized_wire_16。 wire [1:0] synthesized_wire_17。 30 assign seg_sel = synthesized_wire_17。 /*1000 分頻得到 1HZ 時(shí)鐘信號(hào) */ fadiv1hz b2v_inst11(.clk_in(synthesized_wire_20), .clk_out(synthesized_wire_19))。 /*10000 分頻得到 1KHZ 時(shí)鐘信號(hào) */ fdiv1khz b2v_inst12(.clk_in(clk), .clk_out(synthesized_wire_20))。 /*倒計(jì)時(shí)時(shí)間選擇驅(qū)動(dòng) */ scan b2v_inst(.en_in1(synthesized_wire_0), .en_in0(synthesized_wire_1),.sdata(synthesized_wire_21))。 /*5秒倒計(jì)時(shí) */ counter05 b2v_inst1(.c_clk(synthesized_wire_19), .rst(reset),.c_en(synthesized_wire_3),.c_out(synthesized_wire_1),.d_out0( synthesized_wire_11),.d_out1(synthesized_wire_12))。 /*55 秒倒計(jì)時(shí) */ counter55 b2v_inst2(.c_clk(synthesized_wire_19), .rst(reset),.c_en(synthesized_wire_7),.c_out(synthesized_wire_0),.d_out0( synthesized_wire_9),.d_out1(synthesized_wire_10))。 /*5秒倒計(jì)時(shí)與 55 秒倒計(jì)時(shí)的二選一，實(shí)現(xiàn)交通燈不同狀態(tài)的切換時(shí)間的選擇 */ countersel b2v_inst3(.d_in(synthesized_wire_21), .d_out1(synthesized_wire_7),.d_out0(synthesized_wire_3))。 /*交通信號(hào)燈的控制 */ control b2v_inst14(.sw1(sw), .rst(reset),.en_in(synthesized_wire_21),.red1(red1),.red2(red2),.yellow1( yellow1),.yellow2(yellow2),.green1(green1),.green2(green2))。 /*多路選擇 */ datamux b2v_inst6(.d_in0(synthesized_wire_9), .d_in1(synthesized_wire_10),.d_in2(synthesized_wire_11),.d_in3(synthesized _wire_12),.sel(synthesized_wire_21),.d_out0(synthesized_wire_15),.d_out1( synthesized_wire_16))。 /*顯示數(shù)據(jù)多路選擇 */ dispmux b2v_inst8(.d_in0(synthesized_wire_15), .d_in1(synthesized_wire_16),.sel(synthesized_wire_17),.d_out(synthesized_wire_14))。 /*顯示數(shù)據(jù)譯碼 */ dispdecoder b2v_inst7(.data_in(synthesized_wire_14), 31 .data_out(seg_data))。 /*動(dòng)態(tài)位選 */ dispselect b2v_inst9(.clk(synthesized_wire_20), .d_out(synthesized_wire_17))。 endmodule