基于fpga的開關(guān)磁阻電機調(diào)速系統(tǒng)的設(shè)計畢業(yè)設(shè)計-文庫吧
2025-06-03 14:28 本頁面
【正文】 經(jīng)過進一步放大后輸出。這就完成了電—光—電的轉(zhuǎn)換，從而起到輸入和輸出的隔離的作用。由于光耦合器輸入輸出間互相隔離，電信號傳輸具有單向性等特點，因而具有良好的電絕緣能力和抗干擾能力。也是實現(xiàn)弱電對強電的控制的重要部件，所以采用光電隔離輸出PWM波可以避免外界信號干擾FPGA ，避免了電磁對FPGA程序的干擾，導(dǎo)致的程序跑飛現(xiàn)象，提高了系統(tǒng)的可靠性。從而使FPGA具有良好的工作環(huán)境，正常輸出PWM波等。如圖7所示，光電隔離電路主要是由6N137芯片完成光和電的隔離。，通過隔離得到5V的高電平輸出PWM波，從而驅(qū)動IGBT的驅(qū)動芯片。圖7 PWM光電隔離電路（二）系統(tǒng)軟件設(shè)計、NIOS處理器結(jié)構(gòu)基于SOPC的嵌入式系統(tǒng)結(jié)構(gòu)如圖8所示，主要包括嵌入式微處理器(CPU核)、定時器(Timer)、嵌入式鎖相環(huán)(PLL)、嵌入式數(shù)字信號處理器(DSP)及其他IP模塊等部分。和傳統(tǒng)的單片機相比，基于FPGA的NIOS軟核系統(tǒng)具有CPU外圍功能模塊可定制剪裁的優(yōu)勢，用戶只需根據(jù)項目的需要，添加自己所需要的外設(shè)，即可完成產(chǎn)品的設(shè)計，并且集成在一片芯片里邊。這樣就可以大大縮減產(chǎn)品的開發(fā)周期，提高產(chǎn)品性能的穩(wěn)定性。圖8 基于SOPC的嵌入式系統(tǒng)結(jié)構(gòu)、FPGA的NIOS處理器的定制本設(shè)計系統(tǒng)主要應(yīng)用到Altera公司的FPGA芯片EP3C40F484C8內(nèi)部所嵌入的NIOS ii軟核CPU、定時器2個、鎖相環(huán)（PLL）、PIO口、RAM和ROM幾個模塊，其中NIOS與FPGA內(nèi)部電路進行數(shù)據(jù)交換的主要是PIO口，通過PIO口可以控制PWM模塊的使能及輸出，讀取速度計算電路模塊的計算結(jié)果，PID調(diào)節(jié)的信號的輸入等。本系統(tǒng)的定制原理圖如圖9所示：圖9 開關(guān)磁阻電機NIOS系統(tǒng)2．鎖相環(huán)倍頻、分頻電路鎖相環(huán)電路系統(tǒng)構(gòu)成主要是由Altera公司的FPGA內(nèi)部所包含的免費的IP核，通過ALT_PLL鎖相環(huán)IP核可以很容易地實現(xiàn)分頻和倍頻的功能，只需要通過設(shè)置Pll內(nèi)的相關(guān)參數(shù)即可。此電路模塊主要完成功能：（1）NIOS軟核工作所需要的100MHz的頻率c0。通過引腳PIN_G2接外部輸入20MHz的晶振，經(jīng)過5倍頻之后得到100MHz的頻率c0接入NIOS的時鐘輸入端，保證系統(tǒng)能夠正常工作。（2）PWM電路模塊的工作時鐘頻率c1。根據(jù)PWM模塊電路工作原理，時鐘的輸入做為三角波發(fā)生器的時鐘，計數(shù)器計數(shù)得到三角波，再通過比較器比較得到PWM波，c1主要是保證計數(shù)器正常計數(shù)的需要。通過外部接入的20MHz的頻率，經(jīng)過20分頻之后得到1MHz的頻率。圖10 鎖相環(huán)電路、PWM模塊的設(shè)計、PWM波形實現(xiàn)原理目前，采用FPGA產(chǎn)生PWM波形的方法很多，如上下計數(shù)法、存儲查表法等，本文采用技術(shù)比較的方法來實現(xiàn)PWM波形的產(chǎn)生，原理如所示。其原理是：三角波發(fā)生器的值小于比較值時，輸出低電平，高于比較值時輸出高電平，如圖所示。其中，三角波
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