【正文】 Port RAM），提供了高速的、分布式的、大塊的存儲(chǔ)資源，在 FPGA 里塊存儲(chǔ)器排成幾條縱隊(duì)，塊存儲(chǔ)器的總量是由器件型號(hào)決定的，這些塊存儲(chǔ)器級(jí)聯(lián)后可以構(gòu)成更深、更寬的存儲(chǔ)器。 FPGA是基于 查找表技術(shù)，查找表本質(zhì)上就是一個(gè)分布式 RAM 存儲(chǔ)器，因此結(jié)構(gòu)等同于有 4 位地址線的隨機(jī)存儲(chǔ)器，如圖所示。 圖 LUT 單元結(jié)構(gòu) 由圖 ，四個(gè)輸入作為地址進(jìn)行查表，該地址上的值是由編譯軟 件寫(xiě)好，該值就是所需要的邏輯值。 3 目前，生產(chǎn) FPGA 的廠商有 Xilinx、 Altera、 Lattice 等公司，其產(chǎn)品結(jié)構(gòu)均基于查找表結(jié)構(gòu)。 本系統(tǒng)在設(shè)計(jì)時(shí)，采用的是 Altera 公司生產(chǎn)的 Cyclone IV 系列芯片作為系統(tǒng)開(kāi)發(fā)。 顯示原理 VGA（ Video Graphics Array），中文是視頻圖形陣列，使用的是模擬信號(hào)傳輸數(shù)據(jù)?，F(xiàn)在大部分的計(jì)算機(jī)顯示器都帶有 VGA 接口，它是最普遍的一種顯示接口，如圖所示。 圖 VGA 接口 HDMI（ High Definition Multimedia），中文是高清晰度多媒體接口，使用的是數(shù)字信號(hào)傳輸數(shù)據(jù)。 HDMI 接口可以提供高達(dá) 5Gbps 的數(shù)據(jù)傳輸帶寬，保證高質(zhì)量的視頻信號(hào)傳輸。 圖 HDMI 接口 R、 G、 B(3 基色信號(hào) )、 HS(行同步信號(hào) )、 VS(場(chǎng)同步信號(hào) )是我們?cè)谠O(shè)計(jì) VGA 和 HDMI需要考慮的 5個(gè)信號(hào)。其中 R、 G、 B信號(hào)為數(shù)據(jù)信號(hào)， HS、 VS 為控制信號(hào)。任意所需要的顏色都可由 R、 G、 B3 種基色組合得出。處理好這 5 個(gè)信號(hào)的時(shí)序就是顯示的 基礎(chǔ)，下面將介紹顯示的時(shí)序。 4 圖 各分辨率條件下使用的頻率 圖 行掃描時(shí)序圖 圖 場(chǎng)掃描時(shí)序圖 當(dāng)分辨率為 1024*768 時(shí)，水平方向顯示器每行有 1344（ 65MHz/）個(gè)數(shù)據(jù)位，當(dāng)中的 1024 個(gè)數(shù)據(jù)位用來(lái)顯示像素，另外的 320(13441024)個(gè)數(shù)據(jù)位用來(lái)輸出水平消隱信號(hào)和水平同步信號(hào)。垂直方向有 80（ ）行，其中 768 行用于顯示相應(yīng)的像 素，其余 38（ 806768）行用來(lái)輸出垂直消隱信號(hào)和垂直同步信號(hào)。顯示器顯示完一行圖像后，同步行信號(hào)，接著進(jìn)行行消隱，同步信號(hào)都采用了低電平有效的同步方式。當(dāng)所有行都被掃描完后，進(jìn)行場(chǎng)同步，并將掃描回歸到屏幕的左上方， 5 與此同時(shí)進(jìn)行場(chǎng)消隱，并為下一次掃描做準(zhǔn)備。 顏色空間 顏色空間是顏色集合的數(shù)學(xué)表示，最常用的三個(gè)顏色模型是 RGB、 YCbCr、 YUV。 RGB主要用于計(jì)算機(jī)圖形學(xué)中， YCbCr 和 YUV 主要用于視頻系統(tǒng)中，在本次設(shè)計(jì)中用到了 RGB和 YCbCr。 RGB 即紅、綠、藍(lán)三原色，可 以通過(guò)它們相互疊加來(lái)得到各式各樣的顏色，一共可以表示 256x256x256=16777216 種顏色。 YCbCr 其中 Y 是指亮度分量， Cb 指藍(lán)色色度分量，而 Cr 指紅色色度分量。主要的子采樣格式有 YCbCr 4:2:0、 YCbCr 4:2:2 和 YCbCr 4:4:4。 RGB 和 YCbCr兩種顏色空間可以相互轉(zhuǎn)換，它們的轉(zhuǎn)換送入如下： Y = *R+*G+*B+16 Cb = **G+*B+128 Cr = ***B+128 R = *(Y16)+*(Cr128) G = *(Y16)*(Cb128)*(Cr128) B = *(Y16)+*(Cb128) FPGA 設(shè)計(jì)流程簡(jiǎn)介 設(shè)計(jì)輸入在大規(guī)模的系統(tǒng)中使用硬件描述語(yǔ)言 (HDL)，在較小規(guī)模的系統(tǒng)中使用原理圖或者使用用戶(hù)定義原語(yǔ)實(shí)現(xiàn)模塊功能。 目前，在實(shí)際開(kāi)發(fā)中應(yīng)用最廣的就是硬件描述語(yǔ)言，即 HDL。設(shè)計(jì)常用硬件描述語(yǔ) 6 言是 Verilog HDL 和 VHDL。與 VHDL 相比， Verilog HDL 就是在 C 語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種件描述語(yǔ)言，仿真器 VerilogXL 推出后使得 Verilog HDL 迅速得到推廣應(yīng)用。編寫(xiě)代碼對(duì)綜合結(jié)果起著決定性的作用，好的編碼風(fēng)格可以更方便地配合綜合工具利用最新的技術(shù)得出更好的結(jié)果；經(jīng)過(guò)深思熟慮的設(shè)計(jì)將會(huì)有清晰的結(jié)構(gòu)和模塊，更容易進(jìn)行驗(yàn)證，從而有利于縮短設(shè)計(jì)周期?？偟膩?lái)講， VHDL/Verilog 的編碼風(fēng)格是非常重要的。本設(shè)計(jì)采用 IEEE Verilog 2021 標(biāo)準(zhǔn)作為設(shè)計(jì)規(guī)范， 提高了設(shè)計(jì)的可重用性。 2 行為級(jí)仿真 行為級(jí)仿真，也稱(chēng)為前仿真，是在編譯之前對(duì)用戶(hù)所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)修改邏輯設(shè)計(jì)。測(cè)試臺(tái)主要是給被測(cè)實(shí)體加上輸入激勵(lì)，然后進(jìn)行編譯，再比較其輸出是否與期望值一致，并給出一些提示信息，直到仿真正確為止。這部分工作非常重要，因?yàn)槿粜袨榧?jí)仿真做的不到位，會(huì)直接影響最終電路的功能，必須要保證通過(guò)的前提下，再進(jìn)行下面的操作。 綜合工具的作用是將代碼綜合成為實(shí)際的電路。 4. 設(shè)計(jì)約束文件 FPGA 設(shè)計(jì)中的約束文件可以完成時(shí)序 約束、管腳約束。 5. 布局布線后仿真 布局布線后仿真主要是將 Xilinx 布線后所產(chǎn)生的延遲加反標(biāo)到電路的后面進(jìn)行仿真，它將所有的延遲信息都計(jì)算進(jìn)去，不僅包括了門(mén)延時(shí)，還包括了實(shí)際布線延時(shí)，因此布局布線后仿真最貼近芯片的實(shí)際工作情況，反映的的結(jié)果最為準(zhǔn)確。 6. 電路下載驗(yàn)證 下載驗(yàn)證主要是將布線后產(chǎn)生的結(jié)果轉(zhuǎn)換為配置文件之后放入 FPGA 中。 7 3 系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)硬件電路設(shè)計(jì)的成功與否，是整個(gè)系統(tǒng)能否成功運(yùn)行起來(lái)的前提條件。 本章將對(duì)系統(tǒng)的硬件設(shè)計(jì)做詳細(xì)的介紹。 FPGA 器件 選型及外圍電路 在本次設(shè)計(jì)中，采用的 FPGA 為 Altera 公司的 Cyclone IV 系列的 EP4CE30F23C6N，它具有 28848 個(gè)邏輯單元，可用 IO為 532 個(gè)，內(nèi)嵌存儲(chǔ)器為 594KB，完全可以勝任此次的工作。 FPGA 配套的外圍電路主要有時(shí)鐘電路和 JTAG 調(diào)試下載電路。 FPGA 的系統(tǒng)時(shí)鐘從外部引入，采用的是 50M的有源晶振，電路圖如圖 。 圖 時(shí)鐘發(fā)生電路 JTAG 接口用于下載和調(diào)試程序，電路圖如 所示 圖 JTAG 接口 8 FLASH電路設(shè)計(jì) 由于 FPGA 是基于 RAM 結(jié)構(gòu)的，不具有掉電記憶功能，所以需要 FLASH 存儲(chǔ)程序，在每次上電時(shí)重新配置 FPGA。本次設(shè)計(jì)選用的 FLASH 型號(hào)為 M25P64， 64Mbit 的 flash，單電源供電 ~， SPI總線通訊， 75M 時(shí)鐘（最大） ， VPP=9V， 快速讀寫(xiě)電壓 ， 頁(yè)操作時(shí)間 ， 擦出一個(gè)扇區(qū)時(shí)間 ， 整塊擦除時(shí)間：標(biāo)準(zhǔn) 23s，快速 17s， 睡眠模式電流 1uA， 擦寫(xiě)次數(shù)可達(dá) 100000 次 ， 數(shù)據(jù)可保存 20年。 圖 M25P64 電路 DDR2 電路設(shè)計(jì) 本系統(tǒng)中需要大量的存儲(chǔ)器做視頻處理數(shù)據(jù)的緩存，而大容量存儲(chǔ)器的控制時(shí)序和機(jī)制都比較復(fù)雜，因此緩存部分的控制和使用是整個(gè)系統(tǒng)實(shí)現(xiàn)的重點(diǎn)和難點(diǎn)之一。 DDR2具有成本低、讀寫(xiě)速度快、精密程度高等優(yōu)點(diǎn)。該設(shè)計(jì)中采用了 MICRON 公司的 DDR2，型號(hào)為 MT47H64M16HR，大小為 8 Meg x 16 x 8 banks，即 1G。圖 為 DDR2 的功能框圖。 9 圖 DDR2 功能框圖 下面對(duì) DDR2 的引腳進(jìn)行說(shuō)明： (1)CK, CK: CK, CK為一對(duì) 差分反向時(shí)鐘信號(hào)。在 DDR2SDRAM 中 ,所有的地址和控制信號(hào)都是同步信號(hào) ,都是 CK的上升沿和 CK的下降沿出現(xiàn)時(shí)才會(huì)被采集輸入到芯片內(nèi)部。而讀出的數(shù)據(jù)則是以 CK、 CK的交叉沿為基準(zhǔn)。 (2)BAO, BA1: BAO 和 BA1 決定具體哪個(gè) bank 將被操作。 (3)CKE: CKE 是決定系統(tǒng)時(shí)鐘是否有效的信號(hào) ,且高電平為有效電平。當(dāng)系統(tǒng)一直處于讀寫(xiě)過(guò)程中時(shí) ,CKE 必需一直保持為有效電平狀態(tài) ,即高電平有效電平。當(dāng) CKE 為無(wú)效電平時(shí) ,系統(tǒng)電路將會(huì)進(jìn)入 Power Down 省電模式和 Self Refresh 模式。 (4)CS: CS為片選信號(hào) ,低有效 ,當(dāng) CS為無(wú)效高電平時(shí) ,系統(tǒng)將視任何指令為無(wú)效指令 ,不進(jìn)行任何操作。 (5)A0~A13: A0~A13 是輸入信號(hào)的地址信號(hào)。 (6)RAS, CAS,WE:這三個(gè)信號(hào)高低電平不同的組合就決定了 DDR2SDRAM 選用哪種指令去操作 ,即不同的高低電平組合代表一利喻令。這其中 RAS代表行地址信號(hào) ,CAS代表列地址信號(hào) ,WE就是寫(xiě)使能信號(hào)。 (7)DM: DM (Date Mask),該信號(hào)在寫(xiě)操作期間用來(lái)屏蔽掉不需要的數(shù)據(jù) ,高電平有效。 (8)DQS, DQS: DQS、 DQS為差分?jǐn)?shù)據(jù)濾波信號(hào)。當(dāng)讀數(shù)據(jù)時(shí) ,DQS、 DQS的信號(hào)邊沿應(yīng)該和數(shù)據(jù)的邊沿保持對(duì)齊 。寫(xiě)數(shù)據(jù)時(shí) ,DQS、 DQS的信號(hào)邊沿則在數(shù)據(jù)的中間。 10 (9)DQ: DQ 為數(shù)據(jù)總線。 (10)ODT: ODT 即片內(nèi)終結(jié) (OnDieTermination)。就是在某一個(gè)環(huán)節(jié)將信號(hào)處理掉 ,而不會(huì)對(duì)后面的模塊輸入端造成任何影響 ,既不會(huì)產(chǎn)生反射信號(hào)也不會(huì)對(duì)后面的信號(hào)構(gòu)成不必要的干擾。 DDR2 的電路圖如圖 所示 圖 DDR2 電路 視頻輸入電路設(shè)計(jì) 本設(shè)計(jì)輸入的 視頻是 模擬視頻信號(hào)，由于 FPGA 處理的是數(shù)字信號(hào)，所以需要一個(gè) ADC 進(jìn)行轉(zhuǎn)換。本設(shè)計(jì)采用了 techwell 公司的 TW2867, 該芯片包括四個(gè)先進(jìn)的視頻解碼器，它通過(guò)對(duì)模擬信號(hào)的采樣、量化和編碼完成了模數(shù)轉(zhuǎn)換，生成的 YCbCr 信號(hào)在監(jiān)控系統(tǒng)中非常常見(jiàn)。 11 圖 TW2867 功能框圖 它不同與其他 A/D 芯片的特征為： 結(jié)合四個(gè)視頻模擬抗干擾過(guò)濾器和 10 bit CMOS ADCs。 能達(dá)到所有標(biāo)準(zhǔn)，它有高性能自適應(yīng) 4 H 梳狀過(guò)濾器。 IF 補(bǔ)償濾波器 能夠提高顏色解調(diào)。 顏色瞬態(tài)改善（ CTI）。 可編程的色調(diào)，色飽和度，對(duì)比度，亮度，清晰度。 支持標(biāo)準(zhǔn) ITUR 格式或隨著 54/108MHz 時(shí)間多路復(fù)用輸出。 它的電路圖如圖 12 圖 TW2867 電路圖 VGA接口電路設(shè)計(jì) 由于 FPGA 輸出的是數(shù)字信號(hào)，所以需要一個(gè) DAC 芯片把 VGA 信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。本次設(shè)計(jì)采用的是美國(guó) AD公司的 ADV7123，它具有 240MHz 的最大采樣速度，三路10位 D/A 轉(zhuǎn) 換器，它的內(nèi)部電路及接口如圖 所示。 13 圖 ADV7123 內(nèi)部圖 要使用 ADV7123，它的時(shí)序是至關(guān)重要的。 ADV7123 的操作時(shí)序圖如圖 所示，可見(jiàn)輸出的時(shí)候只要給出輸出數(shù)據(jù)的同步時(shí)鐘即可，待時(shí)鐘鎖定數(shù)據(jù)后一段時(shí)間（ t6）輸出對(duì)應(yīng)的模擬 RGB 量。 圖 ADV7123 的操作時(shí)序圖 ADV7123 芯片可以和多種高精度的顯示系統(tǒng)相兼容，能廣泛地應(yīng)用于各種圖片圖像 14 處理系統(tǒng)和數(shù)字視頻系統(tǒng)中。但在設(shè)計(jì)硬件電路時(shí)需要注意幾個(gè)問(wèn)題：（ 1） IOR、 IOB、IOG信號(hào)分別為紅色、藍(lán)色、綠色通道的正電流輸出端，在本設(shè)計(jì)中，只用到 24 位的色彩值， R、 G、 B 的顏色數(shù)分別是 8位，其余的位全部接低電平。（ 2） COMP 信號(hào)是對(duì)內(nèi)部的參考運(yùn)放進(jìn)行補(bǔ)償（ 3） Vref 為 的電壓參考輸出，需要與模擬電源之間連接一個(gè) F的電容。（ 4）為了控制圖像信號(hào)的滿(mǎn)幅度，需要在 Rest 管腳與 GND 之間連接一個(gè)滑動(dòng)變阻器，通過(guò)調(diào)整 Rest 上的電阻值來(lái)對(duì)模擬輸出做出調(diào)整，從而使圖像可以以最佳的亮度顯示在顯示器上，該滑動(dòng)變阻器的阻值選為 510Ω。（ 5） IOG 的電流值分為兩種情 況：當(dāng)使用 /SYNC 信號(hào)時(shí)， IOG= (mA)；當(dāng)不使用 /SYNC信號(hào)時(shí)， IOG= VREF/Rset(mA)。此外，為使輸入電源干凈，應(yīng)該將 F 的退耦電容連接在