基于fpga的雷達(dá)中心控制器的設(shè)計(jì)-閱讀頁
2024-09-22 19:02本頁面
【正文】 + shift(2i)。 8 acc:=acc+pro。 acc:=acc+shift(1)*coeffs(2)。 end loop。 result=acc。end process 。 FIR程序的流程圖如下所示： 圖 FIR程序流程圖 實(shí)驗(yàn)仿真圖如下： 開始 reset=0？ Clk 為上升沿 輸入數(shù)據(jù)與數(shù)組進(jìn)行累乘 result 全為低電平 Shift[0][1][2][3] 全為低電平 累乘再進(jìn)行累加 結(jié)束 Y N 9 圖 FIR 濾波器的仿真圖 這是對(duì)濾波器的處理，輸入一路八位數(shù)據(jù) 10101111,在高電平下開始工作，經(jīng)過濾波過程生成 17 位的并行數(shù)據(jù)，其目的是為了防止數(shù)據(jù)溢出的情況，最終取其低八位有效數(shù)據(jù)，由于 FIR 濾波器的累乘和累加的過程，只是擴(kuò)展高位，故取低八位，如圖輸出結(jié)果為 00000001000110111，后面一段是無效數(shù)據(jù)。 完成第一步所要完成的編程，其源程序如下： Library ieee。 Entity data_bine is Port(data1:in std_logic_vector(7 downto 0)。 輸入八位數(shù)據(jù)； 10 data:out std_logic_vector(15 downto 0))。 architecture data of data_bine is begin data(15 DOWNTO 0)=data2(7 downto 0)amp。 經(jīng)過‘與’合并兩組數(shù)據(jù)； end data。 完成第二步的功能：在進(jìn)行數(shù)據(jù)發(fā)送，將一路十六位的數(shù)據(jù)以兩段的方式發(fā)送出去，一段數(shù)據(jù)八位，完成相應(yīng)的編程，其源程序如下 。 Use 。 use 。 send_en: in std_logic。 輸入 16 位的并行數(shù)據(jù)； dout:out std_logic_vector(7 downto 0))。 architecture data of data_send is 11 type states is (s0,s1,s2)。 signal datab:std_logic_vector(15 downto 0)。 process(send_en,state) begin if clk39。139。039。 en=0，輸出全為低電平； else state=s1。 when s1= dout(7 downto 0)=datab(15 downto 8)。 when s2= dout(7 downto 0)=datab(7 downto 0)。139。 else state=s0。 end case。 end process。 在進(jìn)行功能仿真，如圖 所示，輸入數(shù)據(jù)是 1010111100000101， en 使能為高時(shí)，分兩段輸出高位段時(shí) 10101111，低位段時(shí) 01010000，完成了相應(yīng)的功能。波形產(chǎn)生器，使其產(chǎn)生不同的波形 ，由于考慮到成本問題，這兩個(gè)模塊主要用指示燈來代替，兩個(gè)按鍵完成對(duì)四個(gè)雷達(dá)單元或波形產(chǎn)生器在不同的工作狀態(tài)，主要對(duì)其兩個(gè)模塊的控制，進(jìn)入不同的工作狀態(tài)，響應(yīng)操作人員的指示。 實(shí)現(xiàn)雷達(dá)單元模塊和波形產(chǎn)生器的功能，進(jìn)行其功能的編程如下： library ieee。 entity xuan2_4 is port(a,b:in std_logic。 d0,d1,d2,d3:out std_logic)。 architecture bhv of xuan2_4 is signal q:std_logic_vector(1 to 2)。b。039。139。139。139。139。139。039。039。039。139。039。039。039。139。039。039。039。139。039。039。039。 end case。 end process p_b。 程序分析及流程圖：當(dāng) s 為低電平， d3d2d1d0 統(tǒng)一置高電平，在 s為高電平時(shí)，根據(jù) q=aamp。 程序的流程圖 如下 ： 圖 程序流程圖 開始 初始化 s=0？ d3d2d1d0=1111 Ab=00 Ab=00 Ab=00 Ab=00 0001 0100 0010 1000 結(jié)束 15 5 參考文獻(xiàn) 參考文獻(xiàn) [1]袁俊泉，孫敏琪，曹瑞 .VerilogHDL 數(shù)字系統(tǒng)設(shè)計(jì)及其應(yīng)用 .北京 :西安電子科技大學(xué)出版社， 2020 [2]張明友 .信號(hào)與 系統(tǒng)分析 .成都 :電子科技大學(xué)出版社， 1990 [3]曾繁泰，陳美金 .VHDL程序設(shè)計(jì) .北京 :清華大學(xué)出版社， 2020 [4]QuartusII Integrated Corp， Quartus11Handbook， Volumel [5]Protel99 SEa
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