【正文】 的 FPGA 開發(fā)工具，將成功實(shí)現(xiàn)于 FPGA 器件上的 SOPC 系統(tǒng)通過特定的技術(shù)直接向 ASIC 轉(zhuǎn)化， 從而克服傳統(tǒng) ASIC 設(shè)計(jì)中普遍存在的問題。 Altera 的 Stratix、Stratix GX、 StratixII 和 Cyclone II、 Cyclone III 系列 FPGA 全面支持 Nios II 處理器，以后推出 的 FPGA 器件也將全面支持 Nios II 處理器。 Nios II 處理器系列包括了三種核心 —— 快速型（ Nios II/f）、經(jīng)濟(jì)型（ Nios II/e）和標(biāo)準(zhǔn)型（ Nios II/s）內(nèi)核 —— 每種都針對(duì)不同的性能范圍和成本而優(yōu)化。 Nios II 處理器具有完善的軟件開發(fā)套件，包括編譯器、集成開發(fā)環(huán)境（ IDE）、JTAG調(diào)試器、實(shí)時(shí)操作系統(tǒng)（ RTOS）和 TCP/IP 協(xié)議棧。 Nios II 處理器系統(tǒng)中包含兩類可以在 FPGA 中實(shí)現(xiàn)的外設(shè)：標(biāo)準(zhǔn)外設(shè)和定制外設(shè)。定制外設(shè)可由設(shè)計(jì)者自行設(shè)計(jì)并集成到 Nios II 處 14 理器系統(tǒng)。 Avalon 總線是一種相對(duì)簡(jiǎn)單的總線結(jié)構(gòu)，主要用于連接片內(nèi)處理器與外設(shè)，以構(gòu)成可編程片上系統(tǒng)。 Nios II 嵌入式處理器的特性： II 處理器核 Nios II 處理器系列由三個(gè)不同的內(nèi)核組成，可以靈活地控制成本和性能，從而擁有廣泛的應(yīng)用空間； 開發(fā)人員可以在 Nios II 處理器核內(nèi)增加硬件，用來執(zhí)行復(fù)雜運(yùn)算任務(wù)，為時(shí)序要求緊張的軟件提供加速算法； 調(diào)試 模塊 JTAG 調(diào)試模塊提供了通過本地或遠(yuǎn)端 PC 主機(jī)實(shí)現(xiàn) Nios II 處理器的在芯片控制、調(diào)試和通訊功能，這是 Nios II 處理器的一個(gè)極具競(jìng)爭(zhēng)力的特性； Nios II 開發(fā)套件包括一套標(biāo)準(zhǔn)外圍設(shè)備庫，在 Altera 的 FPGA 中可以免費(fèi)使用。 Quartus II 軟件是 Altera 公司的綜合開發(fā)工具，它集成了 Altera 的 FPGA/CPLD 開發(fā)流程中所涉及的所有工具和第三方軟件接口。 15 Quartus II 設(shè)計(jì)軟件具有很高的性能和易用性。 SOPC Builder 是 SOPC 系統(tǒng)的主要開發(fā)工具。 SOPC Builder 可以快速地開發(fā)定制的方案，重建已經(jīng)存在的方案，并為其添加新的功能，提高系統(tǒng)的性能。 SOPC Builder 的組件庫包含了從簡(jiǎn)單的固定邏輯的功能塊到復(fù)雜的、參數(shù)化的、可以動(dòng)態(tài)生成的子系統(tǒng) 等一系列的組件。設(shè)計(jì)者還可簡(jiǎn)單地創(chuàng)建他們自己的定制的 SOPCBuiler 組件。在 SOPC Builder 和 Nios II IDE 自動(dòng)生成的仿真環(huán)境中，能夠十分方便地對(duì) Nios II 處理器系統(tǒng)進(jìn)行仿真。 16 SignalTap II 邏輯分析儀是 Altera 的第二代系統(tǒng)級(jí)調(diào)試工具，能夠獲取、顯示 FPGA/SOPC 系 統(tǒng)的實(shí)時(shí)信號(hào)，幫助設(shè)計(jì)者在其系統(tǒng)設(shè)計(jì)中觀察硬件和軟件的交互作用，從而方便地進(jìn)行系統(tǒng)調(diào)試?；? FPGA 的 SOPC 設(shè)計(jì)總體上也遵循上述的開發(fā)流程，同時(shí)也具有一定的特殊性。其中，硬件設(shè)計(jì)主要基于 Quartus II 和 SOPC Builder，軟件設(shè)計(jì)則基于 Nios II IDE。 硬件系統(tǒng)設(shè)計(jì)首先從 SOPC Builder 中選取滿足需求的 Nios II 處理器核、存儲(chǔ)器以及各其他外圍器件，并定制和配置它們的功能；分配外設(shè)地址及中斷號(hào)，設(shè)定復(fù)位地址；設(shè)計(jì)者也可以添加自身定制指令邏輯和自己設(shè)計(jì)的 IP 模塊到 Nios II 內(nèi)核以提升處理器性能。 軟件系統(tǒng)開發(fā)使用 Nios II IDE。 Altera 提供了 Nios II CPU 外設(shè)驅(qū)動(dòng)程序和硬件抽象層（ HAL），使用戶能夠快速編寫與低層硬件細(xì)節(jié)無關(guān)的 17 Nios II 程序，除了應(yīng)用代碼，設(shè)計(jì)者還可以在 Nios II IDE 工程中設(shè)計(jì)和重新使用定制庫。接下來可以在 IDE 的指令集仿真器（ ISS）上仿真軟件和運(yùn)行 /調(diào)試軟件，也可以將可執(zhí)行文件下載到在目標(biāo)板上對(duì)軟件進(jìn)行調(diào)試。 SOPC 開發(fā)流程簡(jiǎn)圖流程如圖 所示。它具有預(yù)測(cè)模型，滾動(dòng)優(yōu)化，在線反饋校正和柔化作用等優(yōu)點(diǎn)的一種新型控制算法，是控制論中模型，控制和反饋概念的具體體現(xiàn)。其機(jī)理可描述為：在每一采樣時(shí)刻，根據(jù)當(dāng)前測(cè)量信息，求解一個(gè)有限時(shí)域開環(huán)最優(yōu)控制問題，并將得到的控制序列的第一個(gè)元素作用到被控制 對(duì)象上直至下一個(gè)采樣周期，在下一時(shí)刻重復(fù)上述過程。圖 為預(yù)測(cè)控制的原理結(jié)構(gòu)圖。預(yù)測(cè)控制對(duì)模型結(jié)構(gòu)沒有嚴(yán)格的要求，在信息的基礎(chǔ)上根據(jù)功能要求按照最方便的途徑建立模型。因此，不僅狀態(tài)方程，傳遞函數(shù)這類傳統(tǒng)的模型可作為預(yù)測(cè)模型，而且那些易于在線辨識(shí)并能描述不穩(wěn)定系統(tǒng)的受控自回歸滑動(dòng)平均模型和受控自回歸積分滑動(dòng)平均模型等都可以作為預(yù)測(cè)模型。 CARIMA 模型具有以下特點(diǎn)：（ 1）非平穩(wěn)擾動(dòng)（ 2）可保證系統(tǒng)輸出穩(wěn)態(tài)誤差為0。 CARIMA 模型描述的離散系統(tǒng) : ??? ????? /)()()()()()( 11)1(1 tqCtuqBqtyqA d ? () 其中 1?q 是一步后移算子， )(t? 為零均值隨機(jī)的白噪聲， 11 ???? q 表示差分算子。這里介紹 GPC 的原來，設(shè) 1)( 1 ??qC 。 改進(jìn)的廣義預(yù)測(cè)控制算法 廣義預(yù)測(cè)控制的基本算法受 )( 1?qC 多項(xiàng)式穩(wěn)定的限制，同時(shí)還需求解Diophantine 方程，而且在算法中未直接考慮到時(shí)滯的影響。 預(yù)測(cè)模型 考慮如下的 CARIMA 模型 ??? ????? /)()()()()()( 11)1(1 tqCtuqBqtyqA d ? () 其展開形式為： ?????? ???????????ri imi ini i itcidtubityaty 0 ,10 ,11 ,1 )1()()1()1( ? () 其中 )(ty ， )(tu ， )(t? 分別為系統(tǒng)的輸出、控制量和白噪聲， n, m, r 分別為對(duì)應(yīng)的多項(xiàng)式的階次， d+1 為系統(tǒng)的純滯后。 廣義預(yù)測(cè)控制的計(jì)算主要在于矩陣求逆，起計(jì)算量隨求逆階次的增加呈指數(shù)關(guān)系增長(zhǎng)。從而推得求逆矩陣的遞推算法。 遞推求逆 利用求逆公式對(duì)上式求逆，得 : TnnnnnTnnnnKPKPKKPPP111111111001000000???????????????????????????????????????? () 由前面可知， Pn和 Pn1為對(duì)稱矩陣， 也為對(duì)稱矩陣， 引入列向量： () ?????????????? ? 00000 01 nnn KGGTnnn KPL 110 0 ?? ??????? ?110 0?? ?????? ?nP 25 所以，前式可表示為： nnTnnnn LKLLPP ?????????????10 0 1111? () 所以上式為求解矩陣 Pn的遞推公式，且初值為： ???? 2111 1gP () 26 第 4 章 預(yù)測(cè)控制 FPGA 實(shí)現(xiàn)的基本單元介紹 由于 FPGA 所能執(zhí) 行的必須是二進(jìn)制數(shù)字量，而且所以的運(yùn)算都是基于加法和移位運(yùn)算。這也就為利用 FPGA 實(shí)現(xiàn)預(yù)測(cè)控制算法的可行性提供了依據(jù)，下面就在算法中主要運(yùn)用的單元進(jìn)行介紹。在 Quartus II中搭建模塊圖實(shí)現(xiàn)算法或者編寫硬件描述語言實(shí)現(xiàn)，最后封裝為 IP 單元，在實(shí)現(xiàn)預(yù)測(cè)控制算法是進(jìn)行調(diào)用。并且設(shè)置有 EN 和 CLRN 輸入端，可以對(duì)各模塊清零和控制。 移位寄存器： 由于在預(yù)測(cè)控制算法中，進(jìn)行預(yù)算的變量值 一般都是矩陣形式，所以為了在FPGA 中能夠?qū)仃囘M(jìn)行運(yùn)算，本文中設(shè)計(jì)利用串入串出移位寄存器來實(shí)現(xiàn)矩陣的存儲(chǔ)和計(jì)算，通過移位對(duì)矩陣中各個(gè)變量進(jìn)行操作。并且將其封裝成 IP 模塊，以便在以后編寫主程序是使用。 圖 移位寄存器 的 仿真結(jié)果 A/D 轉(zhuǎn)換模塊： A/D 轉(zhuǎn)換 電路是將輸入的模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，使其成為 FPGA 能夠處理的數(shù)字信號(hào)。 圖 A/D 轉(zhuǎn)換 的模塊 這是時(shí)序仿真波形，經(jīng)過驗(yàn)證該模塊的程序能夠?qū)崿F(xiàn)預(yù)想功能。 圖 D/A 轉(zhuǎn)換電路 下圖中的模塊是將 D/A 轉(zhuǎn)換器的硬件程序封裝成模塊，以便在以后使用，這里為了驗(yàn)證其正確性搭建了如下模塊。 圖 D/A 轉(zhuǎn)換 的 時(shí)序仿真波形 在 FPGA 中實(shí)現(xiàn)預(yù)測(cè)控制算法必然用到上述的模塊，所以研究上述模塊的功能是不可避免的。 32 第 5 章 預(yù)測(cè)控制器設(shè)計(jì)方案 整體方案如圖 圖 整體方案 考慮 FPGA 實(shí)現(xiàn)方法和 MPC 算法的特點(diǎn)，采用 Nios ‖嵌入式軟核處理器。實(shí)現(xiàn)整個(gè) MPC算法的 C/C++程序運(yùn)行在 Nios ‖處理器中。 除了核心的 Altera Cyclone‖ FPGA 芯片，整個(gè)預(yù)測(cè)控制器還包括一部分外圍輔助 電路，包括存儲(chǔ)器， A/D 轉(zhuǎn)換器， UART 收發(fā)器。 Nios II 處理器內(nèi)核 Nios II 處理器內(nèi)核是 Nios II 處理器的核心，內(nèi)核實(shí)現(xiàn)了處理器的最基本和最關(guān)鍵的功能，如運(yùn)算器、存儲(chǔ)管理、指令系統(tǒng)等。所 有的這三種內(nèi)核都使用共同的 32 位的指令集結(jié)構(gòu)（ ISA）和 100%兼容的二進(jìn)制代碼。 34 Nios II/f 內(nèi)核性能超過了 300 MIPS（ Dhrystones 基準(zhǔn)測(cè)試），它非常適合性能關(guān)鍵的應(yīng)用，以及代碼或者數(shù)據(jù)量較大的應(yīng)用，例如運(yùn)行全功能操作系統(tǒng)等。 存儲(chǔ)器管理單元（ MMU） 高級(jí)異常支持 可訪問高達(dá) 2 Gbytes 的外部地址空間 硬件除法選項(xiàng) JTAG 調(diào)試模塊 本文配置的 Nios II/f 核大約需要使用 14001800 個(gè)邏輯單元， 3 個(gè) M4K 片內(nèi)存儲(chǔ)器。 JTAG Debug 模塊內(nèi)嵌于 Nios II 內(nèi)核，用于對(duì) Nios II 處理器進(jìn)行調(diào)試。本系統(tǒng)選擇二級(jí)調(diào)試功能大約需要使用 800900 個(gè)邏輯單元， 2 個(gè) M4K 片內(nèi)存儲(chǔ)器，支持 JTAG 連接，軟件下載和軟件斷點(diǎn)調(diào)試、硬件斷點(diǎn)調(diào)試和數(shù)據(jù)觸發(fā)五種功能。本系統(tǒng)集成了浮點(diǎn)運(yùn)算指令。 JTAG UART IP 核通過 Avalon 總線和 JTAGDebug 模塊相連接，利用 JTAG 連接實(shí)現(xiàn)一個(gè) UART 的功能，在調(diào)試過程中可以將信息通過它顯示在終端上，也可以輸入調(diào)試命令通過它控制整個(gè)系統(tǒng)。讀 /寫 FIFO 比較耗費(fèi) FPGA 片內(nèi)存儲(chǔ)器和邏輯資源，本系統(tǒng)設(shè)置為 64bits；中斷閾值表示當(dāng)數(shù)據(jù)還有多少字節(jié)填滿或清空讀 /寫 FIFO 時(shí)產(chǎn)生中斷信號(hào)，因?yàn)樽x /寫 FIFO 深度設(shè)置為 64bits，所以中斷閾值設(shè)置為 8 即可。 timer IP 核 Timer IP 核可以完成定時(shí)和計(jì)數(shù)功能，在 Nios II 系統(tǒng)中，用戶可以根據(jù)需要添加配置多個(gè) Timer。 Timer IP 核配置相對(duì)比較簡(jiǎn)單，主要包括相關(guān)寄存器的設(shè)置。當(dāng)定時(shí)器計(jì)數(shù)到設(shè)定周期數(shù)時(shí)，處理器產(chǎn)生定時(shí)中斷，處理器進(jìn)行中斷處理。在 Nios II 系統(tǒng)中，用戶可以根據(jù)需要添加配置多個(gè) UART。 UART 核實(shí)現(xiàn)了 RS232 協(xié)議，可以改變其波特率、奇偶校驗(yàn)位、停止位、傳輸?shù)臄?shù)據(jù)位以及其他可選的 RTSCTS 流控制信號(hào)等。波特率配置為115200bps，而且需要設(shè)置為可通過軟件寫寄存器改變，從而方便在程序中修 改波特率；數(shù)據(jù)格式為 8 位數(shù)據(jù)位， 1 位停止位，無須校驗(yàn)位。 SPIIP核 SPI 是一個(gè)嵌入式系統(tǒng)常用的工業(yè)標(biāo)準(zhǔn)串行協(xié)議，用來連接微處理器與多個(gè)片外傳感器、轉(zhuǎn)換器、存儲(chǔ)器和控制設(shè)備。 SPI 既能實(shí)現(xiàn)主協(xié)議，也能實(shí)現(xiàn)從協(xié)議。 SPI IP 核的配置主要包括主 /從設(shè)置、數(shù)據(jù)寄存器設(shè)置和時(shí)序設(shè)置，比較簡(jiǎn)單。 37 avalonM M Tristate 總線橋 IP 核 Avalontristate 總線橋 IP 核用來實(shí)現(xiàn)片內(nèi) Avalon 總線到片外三態(tài)總線的轉(zhuǎn)換。 controller IP 核 如果系統(tǒng)的程序代碼和數(shù)據(jù)需要的存儲(chǔ)容量比較大，則通常需要片外存儲(chǔ)器，如 SDRAM 存儲(chǔ)器。 在本系統(tǒng)中，由于 SDRAM 沒有采用三態(tài)總線，因此 SDRAM controller IP 核可以直接與 Avalon 總線相連。本系統(tǒng) SDRAM