【正文】 入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連接線段和一些可編程連接開關(guān)，它們將各個(gè) CLB 之間或 CLB、 IOB 之間以及 IOB 之間連接起來(lái)，構(gòu)成特定功能的電路。圖 21 是 CLB 基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 G 有 4 個(gè)輸入 變量 G G G3 和 G4； F 也有 4個(gè)輸入變量 F F F3 和 F4。邏輯函數(shù)發(fā)生器 H 有 3 個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出G’和 F’，而另一個(gè)輸入信號(hào)是來(lái)自信號(hào)變換電路的輸出 H1。這 3 個(gè)函數(shù)發(fā)生器結(jié)合起來(lái)，可實(shí)現(xiàn)多達(dá) 9 變量的邏輯函數(shù)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。 F 和 G的輸入等效于 ROM 的地址碼，通過(guò)查找 ROM 中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。 （ 2） 輸入 /輸出模塊 IOB。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā) /鎖存器、輸出緩沖器組成。當(dāng) IOB 控制的引腳被定義為輸入時(shí)，通過(guò)該引腳的輸入信號(hào)先送入輸入緩沖器。通過(guò)編程給數(shù)據(jù)選擇器不同的控制信息，確定送至 CLB 陣列的I1 和 I2 是來(lái)自輸入緩沖器，還是來(lái)自觸發(fā)器。 IOB 輸出端配有兩只 MOS 管，它們的柵極均可編程，使 MOS 管導(dǎo)通或截止，分別經(jīng)上拉電阻接通 Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力。可編程互連資源 IR 可以將 FPGA 內(nèi)部的 CLB 和 CLB 之北華航天工業(yè)學(xué)院畢業(yè)論文 5 間、 CLB 和 IOB 之間連接起來(lái)，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。 FPGA 系統(tǒng)設(shè)計(jì)流程 一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次 化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。 圖 22 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 FPGA 工作 流程說(shuō)明 如下 ： （ 1） 工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系 統(tǒng)劃分。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。 （ 4） 進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。一般情況下，這一仿真步驟可略去。綜合優(yōu)化是針對(duì) ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)的支持下才能完成。一般的設(shè)計(jì)，也可略去這一步驟。 （ 8） 在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改 VHDL 源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。 FPGA 開發(fā)編程原理 硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB 并最終形成樣機(jī)。編程語(yǔ)言主 要有 VHDL和 Verilog 兩種硬件描述語(yǔ)言；編程工具主要是兩大廠家 Altera 和 Xilinx 的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方工具（如 FPGA Express、Modelsim、 Synposys SVS 等）。 HDL 既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。 （ 2） 圖形 方式。有的軟件 3 種輸入方法都支持 。一般大都使用成熟的 IP 核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片 可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是當(dāng) 項(xiàng)目很大的時(shí)候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來(lái)設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。由于狀態(tài)機(jī)到 VHDL 語(yǔ)言 間 有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入北華航天工業(yè)學(xué)院畢業(yè)論文 7 與輸 出的波形關(guān)系。 北華航天工業(yè)學(xué)院畢業(yè)論文 8 第 3 章 DS18B20 溫度傳感器 簡(jiǎn)介 傳統(tǒng)溫度采集器件的簡(jiǎn)述 溫度采集時(shí)可用的器件主要有模擬器件 (熱敏電阻，晶體三極管等 )和數(shù)字溫度傳感器。由這些 溫度傳感器構(gòu)成的溫度測(cè)控系統(tǒng)大多存在兩大缺點(diǎn)：其一，需要大量的連線才能把現(xiàn)場(chǎng)傳感器的信號(hào)送到采集卡上，布線施工麻煩，成本也高；其二，線路上傳送的是模擬信號(hào)，易受干擾和損耗 。 DS18B20 引腳定義如下： （ 1） DQ 為數(shù)字信號(hào)輸入 /輸出端。 （ 3） VDD為外接供電電源輸入端 。（如圖 32） 光刻 ROM 中的 64 位序列號(hào)是出廠前被光刻好的，它可以看作是該 DS18B20 的地址序列碼，這樣就可以實(shí)現(xiàn)一根總線上掛接多個(gè) DS18B20 的目的。 DS18B20 溫度傳感器的存儲(chǔ)器。 DS18B20 中的溫度傳感器可完成對(duì)溫度的測(cè)量，以 12 位轉(zhuǎn)化為例：用 16 位符號(hào)擴(kuò)展的二進(jìn)制補(bǔ)碼讀數(shù)形式提供，以 ℃ /LSB 形式表達(dá)，其中 S 為符號(hào)位。 DS18B20 溫度值格式如表 31所示。如果需要作溫度校驗(yàn)，就需要將整個(gè)暫存器的 9 個(gè)字節(jié)都讀完，并且當(dāng)傳感器存儲(chǔ)的 CRC 值與總線控制器計(jì)算出的 CRC 不符時(shí)，自身沒(méi)有停止序列傳輸?shù)碾娐贰? 低 5 位一直都是 “ 1” ， TM 是測(cè)試模式位，用于設(shè)置 DS18B20 在工作模式還是在測(cè)試模式。 R1和 R0 用來(lái)設(shè)置分辨率，如表所示（ DS18B20 出廠時(shí)被設(shè)置為 12 位）。 在初始化序列期間，總線控制器拉低總線并保持 480us 以發(fā)出（ TX）一個(gè)復(fù)位脈沖，然后釋放總線，進(jìn)入接收狀態(tài)（ RX）。當(dāng) DS18B20 探測(cè)到I/O 引腳上的上升沿后， 等待 1560us，然后發(fā)出一個(gè)由 60240us 低電平信號(hào)構(gòu)成的存在脈沖。如果線上是高電平，就寫 1。 圖 34 DS18B20 初始化時(shí)序圖 寫時(shí)序有寫 0和寫 1兩種。所有寫時(shí)序必須最少持續(xù) 60us，包括兩個(gè)寫周期間至少 1us 的恢復(fù)時(shí)間。 總線控制器要產(chǎn)生一個(gè)寫時(shí)序，必須把數(shù)據(jù)線拉到低電平后釋放，在寫時(shí)序開始后的15us 釋放總線。總控制器要生成一個(gè)寫 0 時(shí)序，必須把數(shù)據(jù)線拉到低電平并持續(xù)保持至少 60us。當(dāng)總線控制器把數(shù)據(jù)線從高電平拉到低電平時(shí)，讀時(shí)序開始，數(shù)據(jù)線必須至少保持 1us，然后總線被釋放。從 DS18B20 輸出的數(shù)據(jù)等到時(shí)序的下降沿出現(xiàn)后 15us 內(nèi)有效。 北華航天工業(yè)學(xué)院畢業(yè)論文 11 圖 35 DS18B20 讀寫時(shí)序圖 DS18B20 的工作原理 DS18B20 測(cè)溫原理如圖 36 所示。高溫度系數(shù)晶振隨溫度變化其振蕩率明顯改變，所產(chǎn)生的信號(hào)作為計(jì)數(shù)器 2 的脈沖輸入。計(jì)數(shù)器 1 對(duì)低溫度系數(shù)晶振產(chǎn)生的脈沖信號(hào)進(jìn)行減法計(jì)數(shù)，當(dāng)計(jì)數(shù)器 1的預(yù)置值減到 0 時(shí)，溫度寄存器的值將加 1，計(jì)數(shù)器 1 的預(yù)置將重新被裝入，計(jì)數(shù)器 1 重 新開始對(duì)低溫度系數(shù)晶振產(chǎn)生的脈沖信號(hào)進(jìn)行計(jì)數(shù)，如此循環(huán)直到計(jì)數(shù)器 2 計(jì)數(shù)到 0 時(shí)，停止溫度寄存器值的累加，此時(shí)溫度寄存器中的數(shù)值即為所測(cè)溫度。 圖 36 DS18B20 溫度 測(cè)量 原理圖 北華航天工業(yè)學(xué)院畢業(yè)論文 12 DS18B20 的性能特點(diǎn) （ 1） 采用單總線專用技術(shù)，既可通過(guò)串行口線，也可通過(guò)其它 I/O 口線 與微機(jī)接口，無(wú)須經(jīng)過(guò)其它變換電路，直接輸出被測(cè)溫度值（ 9 位二進(jìn)制數(shù)，含符號(hào)位） ； （ 2） 測(cè)溫范圍為 55℃ —— +155℃，測(cè)量分辨率為 ℃ ； （ 3） 內(nèi)含 64 位經(jīng)過(guò)激光修正的只讀存儲(chǔ)器 ROM； （ 4） 適配各種系統(tǒng) ； （ 5） 用戶可分別設(shè)定各路溫度的上、下限； （ 6） 內(nèi)含寄生電源； （ 7） 零待機(jī)功耗 ； （ 8） 可通過(guò)數(shù)據(jù)線供電， 電壓范圍為 ～ ； （ 9） 負(fù)電壓特性，電源極性接反時(shí)，不會(huì)因發(fā)熱而燒毀，但不能正常工作。在使用 PL/M、 C 等高級(jí)語(yǔ)言進(jìn)行系統(tǒng)程序設(shè)計(jì)時(shí)，對(duì) DS18B20操作部分最好采用匯編語(yǔ)言實(shí)現(xiàn)。當(dāng)單總線上所掛 DS18B20超過(guò) 8 個(gè)時(shí)，就需要解決微處理器的總線驅(qū)動(dòng)問(wèn)題，這一點(diǎn)在進(jìn)行多點(diǎn)測(cè)溫系統(tǒng)設(shè)計(jì)時(shí) 要加以注意。試驗(yàn)中，當(dāng)采用普通信號(hào)電纜傳輸長(zhǎng)度超過(guò) 50m 時(shí)，讀取的測(cè)溫?cái)?shù)據(jù)將發(fā)生錯(cuò)誤。這種情況主要是由總線分布電容使信號(hào)波形產(chǎn)生畸變?cè)斐傻摹? （ 4） 在 DS18B20 測(cè)溫程序設(shè)計(jì)中，向 DS18B20 發(fā)出溫度轉(zhuǎn)換命令后，程序總要等待 DS18B20 的返回信號(hào)， 一旦 某個(gè) DS18B20 接觸不好或斷線，當(dāng)程序讀該 DS18B20 時(shí)，將沒(méi)有返回信號(hào)，程序進(jìn)入死循環(huán)。測(cè)溫電纜線建議采用屏蔽 4 芯雙絞線，其中一對(duì)線接地線與信號(hào)線，另一組接 VCC 和地線，屏蔽層在源端單點(diǎn)接地。 QuartusII 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 TCL 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。 QuartusII 支 持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 此外， QuartusII 通過(guò)和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。目前 Altera 已經(jīng)停止了對(duì) MaxplusII 的更新支持， QuartusII 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 軟件界面簡(jiǎn)介 啟動(dòng) QuartusⅡ ，單擊 開始按扭，在程序菜單中選擇 QuartusⅡ ，可以啟動(dòng)QuartusⅡ 。新建工程方法如圖 42。第二個(gè)空白處需添入新建的工程名稱。 北華航天工業(yè)學(xué)院畢業(yè)論文 14 圖 41 軟件啟動(dòng)界面 圖 42 新建工程界面 QuartusII 的設(shè)計(jì)流程 QuartusII 軟件包括不同的設(shè)計(jì)輸入方法（原理圖、文本）、綜合仿真工具、時(shí)限分析工具、功率評(píng)估工具、 PLD 布局布線工具和產(chǎn)品驗(yàn)證工具。 QuartusII 的設(shè)計(jì)流程如圖 43 所示。 設(shè)計(jì)輸入有如下三種方式： （ 1） 原理圖輸入方式 適用于對(duì)系統(tǒng)及各部分電路很熟悉的場(chǎng)合。 （ 3） 波形輸入方式 QuartusⅡ編譯器的主要任務(wù)是對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行檢查并完成邏輯綜合，同時(shí)將項(xiàng)目最終設(shè)計(jì)結(jié)果生成器件的下載文件。全編譯的過(guò)程包括分析與綜合（ Analysis amp。 選擇 QuartusⅡ主窗口 Process 菜單下 Start Compilation 命令，或者在主窗口的工具欄上直接點(diǎn)擊快捷按鈕可以進(jìn)行全編譯。分步編譯跟全編譯一樣分為四步： 第一，分析與綜合（ Analysis amp。 Synthesis，對(duì)應(yīng)的快捷圖標(biāo)是在主窗口的工具欄上的；第二，適配（ Fitter） ：在適配過(guò)程中，完成設(shè)計(jì)邏輯器件中的布局布線、選擇適當(dāng)?shù)膬?nèi)部互連路徑、引腳分配、邏輯元件分配等，對(duì)應(yīng)的菜單命令是 QuartusⅡ主窗口 Process 菜單下 Start\Start Fitter ；（注：兩種編譯方式引腳分配有所區(qū)別 ）。完成以后，編譯報(bào)告窗口北華航天工業(yè)學(xué)院畢業(yè)論文 16 Compilation Report 會(huì)報(bào)告工程文件編譯的相關(guān) 信息，如編譯的頂層文件名、目標(biāo)芯片的信號(hào)、引腳的數(shù)目等等。在波形編輯方式下， 執(zhí)行 Edit 菜單中的 Insert Node or Bus 命令，或者在波形編輯器左邊 Name列的空白處點(diǎn)擊鼠標(biāo)右鍵，彈出的 Insert Nodeor Bus 對(duì)話框。 北華航天工業(yè)學(xué)院畢業(yè)論文 17 第 5 章 溫度控制器的 設(shè)計(jì)總流程 溫度控制器系統(tǒng)結(jié)構(gòu)圖 圖 51 是本文所設(shè)計(jì)的溫度控制器的系統(tǒng)結(jié)構(gòu)圖，首先溫度 信號(hào) 經(jīng)過(guò) DS18B20 溫度傳感器被采集后輸出數(shù)字信號(hào)，將輸出的數(shù)字信號(hào)送入 FPGA 中對(duì)其進(jìn)行處理（分為 三個(gè)部分），通過(guò)譯碼將輸入的二進(jìn)制信號(hào)轉(zhuǎn)換為 10 進(jìn)制信號(hào)顯示到數(shù)碼管中并且將輸入的二進(jìn)制信號(hào)送入到比較器中與設(shè)定的閾值信號(hào)相比較，根據(jù)比較結(jié)果控制輸出電平的高低，達(dá)到控制外接元器件的作用。 FPGA 需要完成 DS18B20 的初始化、讀取 DS18B20 的 48 位 ID 號(hào)、啟動(dòng) DS18B20溫度轉(zhuǎn)換、讀取溫度轉(zhuǎn)化結(jié)果。 以上操作反復(fù)進(jìn)行，可以用狀態(tài)機(jī)來(lái)實(shí)現(xiàn)。 CMD33：對(duì) DS18B20 發(fā)出 0 33 命令，讀取 48 位 ID 值。 RESET