【正文】 由于該模塊中也要用到上面模塊設(shè)計(jì)重復(fù)的部分，在此不再寫出，以下是對(duì)不同部分的VHDL描述：進(jìn)程1：process(clock0)begin 二分頻進(jìn)程 。至此64KROM便定制生成了。64K容量的LPM_ROM的生成，首先，在Toos菜單中選擇，打開MegaWizard PlugIn Manager初始對(duì)話框，選擇Create a new custom…項(xiàng)，即定制一個(gè)新的模塊。將數(shù)據(jù)填入表中后，在File菜單中單擊Save as按鈕，保存此數(shù)據(jù)文件，在這里取名為HALIGONG .mif。在此處的ROM數(shù)據(jù)數(shù)Number 為65536，數(shù)據(jù)寬 Word size取1位。Quartus II能接受的LPM_ROM模塊中的初始化數(shù)據(jù)文件的格式有兩種：Memory Initialization File (.mif)格式和Hexadecimal (Intel – Format) File(.hex)格式。在本設(shè)計(jì)里用到的僅是點(diǎn)格式的數(shù)據(jù)，點(diǎn)格式的編寫僅僅是它的十進(jìn)制顏色編碼。：文件頭區(qū)域和數(shù)據(jù)節(jié)，文件頭中保存了如何創(chuàng)建MapInfo表的信息，數(shù)據(jù)節(jié)中則是所有圖形對(duì)象的定義。具體實(shí)現(xiàn)如下：MIF文件是MapInfo通用數(shù)據(jù)交換格式，這種格式是ASCⅡ碼，可以編輯，容易生成，且可以工作在MapInfo支持的所有平臺(tái)上。ROM信息讀取控制器的設(shè)計(jì)框圖如圖35所示。由結(jié)果可知，在時(shí)鐘驅(qū)動(dòng)下，RGB顏色數(shù)據(jù)能夠正常顯示。圖34 彩條信號(hào)發(fā)生器的仿真結(jié)果從仿真結(jié)果來看，滿足工業(yè)標(biāo)準(zhǔn)；RGB顏色也可以輸出，場(chǎng)頻為0后，顏色輸出也為0；彩條模式選擇按下后，顯示的數(shù)據(jù)也改變了。彩條控制進(jìn)程描述了對(duì)彩條寬度高度的限制，它指定了在哪一區(qū)域輸出什么顏色，而顏色的最終輸出則通過時(shí)序和輸出控制邏輯來實(shí)現(xiàn)。end ONE。 g = rgb(2)。 vs = vs1。rgb(3) = (rgbp(3) xor md) and hs1 and vs1。rgb(1) = (rgbp(1) xor md) and hs1 and vs1。 end if。 elsif cc 420 then rgby = 111。 elsif cc 300 then rgby = 101。 elsif cc 180 then rgby = 011。 if cc 60 then rgby = 001。 else rgbx = 000。 elsif ll 480 then rgbx = 110。 elsif ll 320 then rgbx = 100。 elsif ll 160 then rgbx = 010。end process。139。039。end process。 end if。 else hs1 = 39。process(clk) begin 行消隱控制進(jìn)程if (rising_edge(clk)) thenif((ht= 640+8+8) and (ht640+8+8+96 )) then hs1 = 39。ll = ht。end if。 end if。039。process(clk) 豎掃描范圍525行控制進(jìn)程 beginif (rising_edge(clk)) then if (ht = 640+8 ) then if(vt 525) then vt = vt + 1。end if。)。 else ht = (others = 39。end process。 else rgbp = 000。 elsif mmd =01 then rgbp = rgby。end process。 end if。 thenif mmd = 10 then mmd =00。event and md = 39。signal rgbx,rgby,rgbp,rgb : std_logic_vector(3 downto 1)。 信號(hào)量說明signal mmd : std_logic_vector(1 downto 0)。end color。md : in std_logic。use 。對(duì)彩條信號(hào)發(fā)生器模塊直接通過VHDL語(yǔ)言描述如下：library ieee。在此，可以直接通過描述這幾個(gè)信號(hào)端口相互之間的時(shí)序邏輯關(guān)系，利用VHDL程序來實(shí)現(xiàn)，其設(shè)計(jì)的分析與VHDL設(shè)計(jì)程序?qū)崿F(xiàn)分別如下：對(duì)這個(gè)發(fā)生器的引腳設(shè)置為（clk，md，hs，vs，r，g，b）其中，clk接時(shí)鐘25MH接彩條模式選擇，md接彩條模式選擇，hs,vs,r,g,b 作為VGA信號(hào)的輸出。圖33 PLL鎖相環(huán)的仿真結(jié)果通過對(duì)仿真結(jié)果的分析可知，輸入的時(shí)鐘inclk0的周期T為50ns,而輸出有一段延時(shí)，但輸出穩(wěn)定，仿真結(jié)果顯示c0的周期為40ns（25M），而c1的輸出為20ns(50M),滿足對(duì)PLL50的定制要求。保存然后再執(zhí)行Processing Start Simulation開始仿真。圖32 PLL鎖相環(huán)符號(hào)元件圖像對(duì)它的仿真通過New 選擇Vector Wavefome File 來新建一個(gè)波形仿真文件，在Edit End Tim中設(shè)置最后的仿真結(jié)束時(shí)間，然后Save AS保存。至此，PLL50鎖相環(huán)定制完成了，這個(gè)設(shè)置輸出的符號(hào)元件在原理圖頂層調(diào)用時(shí)可用通過雙擊，在彈出的symbol選擇框中的Project展開項(xiàng)中看到，單擊它可看到它的封裝元件圖像，雙擊則代表選擇。接下來是對(duì)第二個(gè)輸出進(jìn)行設(shè)置，跟c0的設(shè)置一樣，把c1的輸出設(shè)置為50MHz即可。在Tools菜單中選擇MegaWizard PlugIn Manager，對(duì)彈出的界面選擇Creat a new custom…項(xiàng)，定制一個(gè)新的模塊。output file宏功能模塊封裝文件中實(shí)體的VHDL 例化示例。output fileVerilog HDL 設(shè)計(jì)所用宏功能模塊封裝文件中模塊的空體或blackbox聲明，用于使用EDA 綜合工具時(shí)指定端口方向。output file.vhd在VHDL 設(shè)計(jì)中例化的宏功能模塊封裝文件。output file.inc宏功能模塊封裝文件中模塊的AHDL Include 文件。表31 MegaWizard PlugInManager生成的一些常用文件output file.bsfBlock Editor 中使用的宏功能模塊符號(hào)。這些生成的文件如表31所示。可以從Tools 菜單或從Block Design File 中打開 MegaWizard PlugIn Manager，也可以將它作為獨(dú)立的應(yīng)用程序來運(yùn)行。MegaWizard PlugIn Manager 運(yùn)行一個(gè)向?qū)?，幫助您輕松地為自定義宏功能模塊變量設(shè)定選項(xiàng)。MegaWizard PlugIn Manager 可以幫助建立或修改含有自定義宏功能模塊變量的設(shè)計(jì)文件，然后可以在設(shè)計(jì)文件中對(duì)其進(jìn)行例化。與直接來自外部的時(shí)鐘相比，這種片內(nèi)時(shí)鐘可以減少時(shí)鐘延時(shí)和時(shí)鐘變形，減少片外干擾；還可以改善時(shí)鐘的建立時(shí)間和保持時(shí)間，是系統(tǒng)穩(wěn)定工作的保證。圖31 VGA顯示控制器頂層硬件設(shè)計(jì)框圖在圖31中，開關(guān)控制是控制VGA信號(hào)輸出的開關(guān)通道，按一次關(guān)閉通道，再按一次打開通道；切換選擇是控制4路信號(hào)的控制鍵，每按兩次切換一個(gè)模式，（當(dāng)然，可以外接一個(gè)非門就可以實(shí)現(xiàn)按一次一個(gè)通道輸入的切換）這兩個(gè)鍵都連接在4路VGA圖像信號(hào)矩陣切換控制器上；20MHz和8Hz是控制器的時(shí)鐘輸入，其中20MHz時(shí)鐘接PLL鎖相環(huán)，它將輸入的時(shí)鐘倍頻，以達(dá)到VGA的時(shí)序標(biāo)準(zhǔn)，其中兩個(gè)輸出分別輸出25MHz和50MHz的時(shí)鐘；彩條模式選擇和25MHz的時(shí)鐘分別接入彩條信號(hào)發(fā)生器；50MHz和8Hz的時(shí)鐘分別接入ROM信息讀取顯示控制器、實(shí)時(shí)RAM信息讀取顯示控制器、多路RGB圖像信號(hào)分屏顯示控制器；Data[2..0]輸入的是實(shí)時(shí)的RGB信息，Write則是寫信號(hào)，這些同內(nèi)部時(shí)鐘一起協(xié)同，通過實(shí)時(shí)RAM信息讀取顯示控制器控制20位地址線來達(dá)到RAM的實(shí)時(shí)寫入和讀出顯示的目的；彩條信號(hào)發(fā)生器、ROM信息讀取顯示控制器、實(shí)時(shí)RAM信息讀取顯示控制器輸出的三路RGB信號(hào)作為多路RGB圖像信號(hào)分屏顯示控制器的圖像信號(hào)輸入，經(jīng)過分屏處理后，會(huì)自動(dòng)轉(zhuǎn)化成VGA格式的VGA輸出信號(hào)，同這三個(gè)顯示控制器所輸出的三路VGA信號(hào)一起作為4路VGA圖像信號(hào)矩陣切換控制器的輸入端，并通過開關(guān)控制和切換選擇鍵來控制選擇是哪一路VGA控制器的VGA圖像來作為輸出；通過VGA接口的連接線連接到CRT顯示器，最終達(dá)到正確控制顯示的目的。 系統(tǒng)的整體硬件設(shè)計(jì)系統(tǒng)的硬件設(shè)計(jì)框圖是用Visio繪圖軟件繪制的，這個(gè)硬件整體設(shè)計(jì)框圖可以看作是一個(gè)頂層的設(shè)計(jì)，其中的各種功能模塊，是通過設(shè)計(jì)仿真的各個(gè)模塊通過生成符號(hào)元件，放于用戶工程符號(hào)元件庫(kù)中，供頂層原理圖設(shè)計(jì)調(diào)用的一些符號(hào)元件。 系統(tǒng)的功能模塊劃分利用模塊化的思想，對(duì)系統(tǒng)劃分的幾個(gè)功能模塊羅列如下：，即時(shí)鐘頻率：(像素輸出的頻率) 行頻:31 469 Hz 場(chǎng)頻： Hz(每秒圖像刷新頻率)；，用來檢測(cè)顯示設(shè)備能否正確運(yùn)行；要求可以顯示產(chǎn)品信息的功能模塊，用來顯示描述產(chǎn)品信息；，可以用來顯示實(shí)時(shí)的輸入圖像信息；可以實(shí)現(xiàn)將多路來的圖像信號(hào)在不同的顯示區(qū)域顯示，實(shí)現(xiàn)分屏顯示；，并且能夠在這幾路圖像信號(hào)之間選擇，實(shí)現(xiàn)矩陣切換的功能；；在不需要輸出時(shí)能夠關(guān)閉信號(hào)的輸出，實(shí)現(xiàn)對(duì)輸出的選擇控制。在VGA標(biāo)準(zhǔn)下，根據(jù)矩陣切換技術(shù)，可以實(shí)現(xiàn)在有多臺(tái)主機(jī)的情況下，可以任意選擇一路VGA信號(hào)作為輸出來在顯示器上顯示的功能，達(dá)到將多路信號(hào)控制輸出或者顯示的目的；還可以根據(jù)分屏顯示技術(shù)，將多路來的信號(hào)在有限的屏幕區(qū)域上來分別顯示，如在一個(gè)顯示器上實(shí)現(xiàn)像電視墻一樣顯示的多路顯示的功能。但我們?cè)趯?shí)驗(yàn)的驗(yàn)證階段可以僅用R、G、B三種基色的二元化值(0和1)的不同組合來驗(yàn)證設(shè)計(jì)的正確性。 顯示控制器的整體設(shè)計(jì) 系統(tǒng)整體設(shè)計(jì)思想根據(jù)VGA顯示的控制原理可知僅需要5個(gè)控制信號(hào)：R、G、B （ 3基色信號(hào)）、HS（行同步信號(hào)）、VS（場(chǎng)同步信號(hào)）就可以實(shí)現(xiàn)控制CRT顯示器正確顯示。通過對(duì)各個(gè)模塊進(jìn)行分別設(shè)計(jì)和利用Quartus II 。 本章小結(jié)本章主要介紹了顯示器的顯示控制技術(shù)，為VGA顯示控制器的設(shè)計(jì)提供理論支持；顏色模型的引入，介紹了產(chǎn)生各種顏色的原理，怎樣實(shí)現(xiàn)彩色顯示；分屏顯示技術(shù)以及矩陣切換技術(shù)的簡(jiǎn)介，是為了增加控制器的控制功能；自頂向下的設(shè)計(jì)方法和Quartus II軟件以及VHDL語(yǔ)言與FPGA結(jié)構(gòu)的簡(jiǎn)介，則是闡述了EDA的設(shè)計(jì)理論和實(shí)現(xiàn)工具。（IR）可編程互連資源（IR）可以將FPGA內(nèi)部的CLB和CLB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。（IOB）IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。FPGA的基本結(jié)構(gòu)如圖25所示。這三種可編程電路是：可編程邏輯塊（CLB—Configurable Logic Block）、輸入/輸出模塊（IOB—I/O Block）和互連資源（IR—Interconnect Resource）。因此，下面以Xilinx公司的FPGA為例，介紹一下FPGA的結(jié)構(gòu)特點(diǎn)。FPGA兼容了MPGA和陣列PLD兩者的優(yōu)點(diǎn)，因而具有更高的集成度、更強(qiáng)的邏輯實(shí)現(xiàn)能力和更好的設(shè)計(jì)靈活性?，F(xiàn)場(chǎng)可編程門陣列FPGA是20世紀(jì)80年代中期出現(xiàn)的高密度可編程邏輯器件。FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定，在工作時(shí)，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或者熔絲圖上。部分CPLD器件還集成了RAM、FIFO或雙口RAM等存儲(chǔ)器，以適應(yīng)DSP應(yīng)用設(shè)計(jì)的要求。復(fù)雜可編程邏輯器件CPLD是EPLD的改進(jìn)型器件?？刹脸目删幊踢壿嬈骷‥PLD）的基本邏輯單元是宏單元，他由可編程的“與—或陣列”、可編程寄存器和可編程I/O三部分組成。通用可編程邏輯（GAL）是一種電可擦寫、可重復(fù)編程、可設(shè)置加密位的PLD器件。可編程陣列邏輯（PAL）也是一種基于“與—或陣列”的一次性編程器件。他可以用來實(shí)現(xiàn)任何以“積之和”形式表示的各種組合邏輯。其中EPLD、CPLDFPGA的集成度較高，屬于高密度PLD。 FPGA簡(jiǎn)介可編程邏輯器件（Programmable Logic Device，PLD）是20世紀(jì)70年代發(fā)展起來的一種新型邏輯器件，是目前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。（library）。屬性選擇，用于把共享的定義放置其中。屬性選項(xiàng)，描述層與層之間、實(shí)體與結(jié)構(gòu)體之間連接關(guān)系。用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。用于描述系統(tǒng)的外部接口信號(hào)。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡(jiǎn)稱93版）。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。由美國(guó)國(guó)防部（DOD）發(fā)起創(chuàng)建，由IEEE(The institute of Electrical and Electronics Engineers)進(jìn)一步發(fā)展。 VHDL語(yǔ)言簡(jiǎn)介VHDL的英文全稱為VHSIC（Very High Speed Integrated Ci