【正文】 END ONE。 END IF。039。039。039。 B = RGBIN(0)。 PROCESS(CLK) BEGIN IF (RISING_EDGE(CLK)) THEN IF (HCNT 640 AND VCNT 480) THEN R = RGBIN(2)。 END IF。 ELSE VS = 39。 PROCESS(VCNT) BEGIN IF (VCNT = 480+8+2) AND (VCNT 480+8+2+2) THEN VS = 39。 END IF。139。039。 END PROCESS。 END IF。)。 ELSE VCNT = (OTHERS = 39。 END PROCESS。 END IF。039。 PROCESS(CLK) BEGIN IF (RISING_EDGE(CLK)) THEN IF (HCNT 800) THEN HCNT = HCNT +1。 BEGIN HCNTOUT = HCNT。 END VGA640480。 HS, VS, R, G, B : OUT STD_LOGIC。 ENTITY VGA640480 IS PORT (CLK : IN STD_LOGIC。 USE 。 END。 END PROCESS。 END IF。039。 THEN 30 IF (VMOV 420) THEN VMOV = VMOV + 60。EVENT AND VCLK = 39。 END PROCESS。 END IF。 ELSE VCLK=39。 THEN IF (HMOV 580) THEN VCLK=39。EVENT AND CLK1HZ = 39。 END PROCESS。 END IF。039。 THEN IF (HMOV 580) THEN HMOV = HMOV + 60。EVENT AND CLK1HZ = 39。 END PROCESS。 END IF。 THEN IF (HPOSHMOV) AND (HPOSHMOV1) AND (VPOSVMOV) AND (VPOSVMOV1) AND ((HPOSHMOV2)*(HPOSHMOV2)+(VPOSVMOV2)*(VPOSVMOV2)900 OR (HMOV2HPOS)*(HMOV2HPOS)+(VPOSVMOV2)*(VPOSVMOV2)900 OR (HPOSHMOV2)*(HPOSHMOV2)+(VMOV2VPOS)*(VMOV2VPOS)900 OR (HMOV2HPOS)*(HMOV2HPOS)+(VMOV2VPOS)*(VMOV2VPOS)900) THEN RGB = 111。EVENT AND CLK25MHZ = 39。 END PROCESS。 END IF。 CLK1HZ = NOT CLK1HZ。139。 IF CLK50MHZ39。 THEN CLK25MHZ = NOT CLK25MHZ。EVENT AND CLK50MHZ = 39。 END PROCESS。 VMOV1 = VMOV + 60。 BEGIN PROCESS(HMOV,VMOV) BEGIN HMOV1 = HMOV + 60。 SIGNAL ROMADDR : STD_LOGIC_VECTOR(11 DOWNTO 0)。 SIGNAL RGB : STD_LOGIC_VECTOR(2 DOWNTO 0)。 CONSTANT N : INTEGER := 24999999。 HCNTOUT, VCNTOUT: OUT STD_LOGIC_VECTOR(9 DOWNTO 0))。 RGBIN : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 END IMG。 ENTITY IMG IS PORT (CLK50MHZ : IN STD_LOGIC。 USE 。還有辛勤培育我的老師們， 是 他們 孜孜不倦地教誨使我能夠成為一個(gè)合格的畢業(yè)生 。在整個(gè)畢業(yè)設(shè)計(jì)過程中，我 受益匪淺 ， 得到了很多啟發(fā) ，真正學(xué)到了很多東西。在設(shè)計(jì)方案時(shí)，投入了許多時(shí)間和精力。這種精神在以后的學(xué)習(xí)、工作中都 會(huì) 讓我收益頗深。并且 胡 老師在學(xué)術(shù)上 的 嚴(yán)謹(jǐn)認(rèn)真，在研究中 的 執(zhí)著鉆研 都深深地影響著我。從開始 選擇畢業(yè)設(shè)計(jì)題目、 制定任務(wù)書、布置任務(wù)進(jìn)度、指導(dǎo)和幫助完成畢業(yè)設(shè)計(jì)及論文的最終完稿的過程中， 胡 老師都給我以極大的 鼓勵(lì)和 幫助。 5． 熟悉一些常用存儲(chǔ)設(shè)備的使用，了解其功能，時(shí)序要求，讀、寫、擦除等工作模式的信號(hào)要求。 3． 深入的研究 FPGA 的時(shí)序 控制，以及輸入輸出信號(hào)的測(cè)試仿真問題。課題的研究提升了我的專業(yè)知識(shí)，也讓我明白自己還有很長(zhǎng)的路要走 ，對(duì)于今后的進(jìn)一步學(xué)習(xí)，我有幾點(diǎn)想法 ； 1． 對(duì)于時(shí)鐘頻率 和濾波電容 的使用做進(jìn)一步研究。對(duì)于拓展電路的進(jìn)一步擴(kuò)充， 電路板已設(shè)計(jì)完成，但 由 于后期時(shí)間倉促，最終的調(diào)試工作還沒有完成，有待今后的繼續(xù)研究。 從軟件的設(shè)計(jì) 、 系統(tǒng)電路原理圖的設(shè)計(jì) 、 印制電路板的設(shè)計(jì) 以及器件焊接等，都做 了 相應(yīng)的工作，達(dá)到了初期目標(biāo)。 25 第 5 章 結(jié)論與展望 針對(duì)基于 VHDL 的 VGA 顯示控制模塊設(shè)計(jì)的工作，在畢業(yè)前已經(jīng)告一段落。 即半徑為 30 個(gè)像素點(diǎn)的白色小球以 1Hz的頻率在 640 480 的 顯示區(qū)域內(nèi)從左向右，逐行運(yùn)動(dòng) 。當(dāng) Progress顯示出 100％ ，以及在底部的處理欄中出現(xiàn)“ Configuration Succeeded”時(shí)，編程成功。 選擇 Tool菜單中的 Programmer，在 Mode欄中選擇編程模式為 JTAG，并選中打勾下載文件右側(cè)的第一個(gè)小方框，注意核對(duì)下載文件的路徑與文件名。首先，我們用 GW48－ SOPC系統(tǒng)的實(shí)驗(yàn)箱對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證，連接實(shí)驗(yàn)箱電源 、 并口下載線 、 10芯 Byteblaster下載線 、 VGA接口 ，選擇電路模式 ，對(duì)應(yīng) 24 EP1K30TC1443芯片，引腳配置如下圖： 圖 引腳配置圖 引腳鎖定后，必須再編譯 （ 啟動(dòng) Start Compilation） 一次，才能將引腳鎖定信息編譯進(jìn)編程下載文件中。導(dǎo)入 VWF格式文件，選擇 Processing菜單下的 Start Simulation，觀察仿真結(jié)果，波形圖如下： 圖 時(shí)序仿真圖 由于外部時(shí)鐘頻率比較高，所以時(shí)序仿真圖看上去不是很清晰，但在后面的引腳配置 、文件 加載后，驗(yàn)證了系統(tǒng)所 實(shí) 現(xiàn)的功能是正確的。本設(shè)計(jì)中，經(jīng)過多次的調(diào)試 、 改正，最終排除了所有的錯(cuò)誤，編譯通過。 如果工程文件有錯(cuò)誤，在下方的 Processing處理欄中會(huì)顯示出來。 23 第 4 章 軟件 調(diào)試 第 4． 1 節(jié) 編譯仿真 當(dāng)程序設(shè)計(jì)完畢后，選擇 Quartus II軟件 Processing菜單下的 Start Compilation項(xiàng)，啟動(dòng)全程編譯。 第 3． 3 節(jié) 本章小結(jié) 系統(tǒng)的主程序通過例化語句與 VGA 顯示程序相連，完成整個(gè)程序的運(yùn)行 。 END PROCESS。 END IF。039。 THEN IF (VMOV 420) THEN //圖像每運(yùn)行完一行 VMOV = VMOV + 60。EVENT AND VCLK = 39。 上面的程序用來識(shí)別圖像有無運(yùn)行結(jié)束一個(gè)行周期。 END IF。139。039。139。 PROCESS(CLK1HZ) BEGIN IF CLK1HZ39。 上面的程序定義了 在每一 行運(yùn)動(dòng)的時(shí)序，軌跡。 END IF。)。 //每秒鐘，圖像向前運(yùn)動(dòng) 60個(gè)像素點(diǎn) ELSE HMOV = (OTHERS = 39。139。 PROCESS(CLK1HZ) BEGIN IF CLK1HZ39。 根據(jù) VHDL 語言的規(guī)則，一個(gè)圓形由 4 個(gè) 1/4 圓組成，在形成圖形時(shí)，圓形的周圍形成了 8 條放射線，通過設(shè)計(jì)了一 個(gè)正方形與圓形相與將 8 條放射線去除。 END IF。 //111 為 3 路 R、 G、 B 信號(hào)組合而成的白色 ELSE //系統(tǒng)中可以根據(jù)需要、喜好選擇色彩 RGB = 000。139。 PROCESS(CLK25MHZ,HPOS,VPOS) BEGIN IF CLK25MHZ39。 1Hz的 頻率 是在 50MHz的 時(shí)鐘計(jì)數(shù)到 N（ 24999999） 時(shí)，對(duì)要產(chǎn)生的信號(hào)按位取反，即產(chǎn)生 1Hz頻率 。 END PROCESS。 END IF。 //產(chǎn)生 1Hz頻率 CLK1HZ = NOT CLK1HZ。139。 IF CLK50MHZ39。 THEN //50MHz二分頻 CLK25MHZ = NOT CLK25MHZ。EVENT AND CLK50MHZ = 39。我們希望圖形每隔 1秒鐘運(yùn)動(dòng)一次，所以需要產(chǎn)生一個(gè) 1Hz的頻率來控制電路。 640 480正是 VGA顯示的工業(yè)標(biāo)準(zhǔn)。 END PROCESS。 END IF。 B = 39。 G = 39。 ELSE R = 39。 G = RGBIN(1)。 當(dāng)顯示的點(diǎn)的運(yùn)動(dòng)位置在 （ 480+8+2） 行與 （ 480+8+2+2） 行之間的時(shí)候，進(jìn)行場(chǎng)消隱。 END IF。 //VGA顯示的場(chǎng)消隱時(shí)間 ELSE VS = 39。 PROCESS(VCNT) BEGIN IF (VCNT = 480+8+2) AND (VCNT 480+8+2+2) THEN VS = 39。 END PROCESS。 END IF。 //VGA顯示的行消隱時(shí)間 ELSE HS = 39。程序如下： PROCESS(CLK) BEGIN IF (RISING_EDGE(CLK)) THEN IF (HCNT = 640+8+8) AND (HCNT 640+8+8+96) THEN HS = 39。 一、 VGA顯示的時(shí)序設(shè)計(jì) 下圖為 VGA行掃描、場(chǎng)掃描時(shí)序示意圖，我們需要根據(jù)時(shí)序的要求來設(shè)計(jì)顯示模塊的程序。 VHDL語 言具有很高的靈活性，可移植性，是一種設(shè)計(jì) 、 模擬 、 綜合的標(biāo)準(zhǔn)硬件描述語言?？梢允褂?Settings對(duì)話框 （ Assignments 菜單 ） 和 Assignment Editor 設(shè)定初始設(shè)計(jì)約束條件 。 下圖為 Quartus II設(shè)計(jì)流程的圖示說明 ： 圖 Quartu