【正文】 在 VGA 標(biāo)準(zhǔn)下，根據(jù)矩陣切換技術(shù)，可以實(shí)現(xiàn) 在 有多臺(tái)主機(jī)的情況下。但我們?cè)趯?shí)驗(yàn)的驗(yàn)證階段可以僅用 R、 G、 B 三種基色的二元化值 (0 和 1)的不同組合來(lái)驗(yàn)證設(shè)計(jì)的正確性。 顯示控制器的整體設(shè)計(jì) 系統(tǒng) 整體設(shè)計(jì)思想 根據(jù) VGA 顯示的控制原理可知僅需要 5 個(gè)控制信號(hào)： R、 G、 B （ 3 基色信號(hào)）、 HS（行同步信號(hào)）、 VS（場(chǎng)同步信號(hào)）就可以實(shí)現(xiàn)控制 CRT 顯示器正確顯示。通過(guò)對(duì)各個(gè)模塊 進(jìn)行 分別設(shè)計(jì) 和 利用 Quartus II 軟件提供的強(qiáng)大的仿真工具對(duì)相應(yīng)模塊進(jìn)行軟件仿真分析。 本章小結(jié) 本章主要介紹了顯示器的顯示控制 技術(shù) ，為 VGA 顯示控制器的設(shè)計(jì)提供理論支持；顏色模型的引入，介紹了產(chǎn)生各種顏色的原理 ，怎樣實(shí)現(xiàn)彩色顯示 ；分屏顯示技術(shù)以及矩陣切換技術(shù)的簡(jiǎn)介，是為了 增加 控制器的控制功能；自頂向下的設(shè)計(jì)方法和 Quartus II 軟件以及 VHDL 語(yǔ)言與 FPGA 結(jié)構(gòu)的簡(jiǎn)介，則是闡述了 EDA 的 設(shè)計(jì) 理論和實(shí)現(xiàn)工具。 （ IR） 可編程互連資源（ IR）可以將 FPGA 內(nèi)部的 CLB 和 CLB 之間連接起來(lái)，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。 /輸出模塊（ IOB） IOB 提供了器件引腳和內(nèi)部邏輯陣列之間的連接。 FPGA的基本結(jié)構(gòu)如圖 25 所示 。這三種可編程電路是：可編程邏輯塊（ CLB—Configurable Logic Block）、輸入 / 輸出模塊（ IOB—I/O Block）和互連資源（ IR—Interconnect Resource）。因此，下面以 Xilinx 公司的 FPGA 為例，介紹一下 FPGA 的結(jié)構(gòu)特點(diǎn)。 FPGA兼容了 MPGA 和陣列 PLD 兩者的優(yōu)點(diǎn)，因而具有更高的集成度、更強(qiáng)的邏輯實(shí)現(xiàn)能力和更好的 設(shè)計(jì)靈活性。 現(xiàn)場(chǎng)可編程門陣列 FPGA 是 20 世紀(jì) 80 年代中期出現(xiàn)的高密度可編程邏輯器件。 FPGA 的功能由邏輯結(jié) 構(gòu)的配置數(shù)據(jù)決定，在工作時(shí)， 這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM 或者熔絲圖上。部分 CPLD 器件還集成了 RAM、 FIFO 或雙口RAM 等存儲(chǔ)器，以適應(yīng) DSP 應(yīng)用設(shè)計(jì)的要求。復(fù)雜可編程邏輯器件 CPLD 是 EPLD 的改進(jìn)型器件。 可擦除的可編程邏輯器件（ EPLD）的基本邏輯單元是宏單 元，他由可編程的 ―與 —或陣列 ‖、可編程寄存器和可編程 I/O 三部分組成。通用可編程邏輯（ GAL）是一種電可擦寫、可重復(fù)編程、可設(shè)置加密位的 PLD 器件。可編程陣列邏輯（ PAL）也是一種基于―與 —或陣列 ‖的一次性編程器件。他可以用來(lái)實(shí)現(xiàn)任何以 ―積之和 ‖形式表示的各種組合邏輯。其中 EPLD、 CPLDFPGA 的集成度較高，屬于高密度 PLD。 FPGA 簡(jiǎn)介 可編程邏輯器件（ Programmable Logic Device， PLD）是 20 世紀(jì) 70 年代發(fā)展起來(lái)的一種新型邏輯器件，是目前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 （ library）。屬性選擇，用于把共享的定義放置其中。屬性選項(xiàng)，描述層與層之間、實(shí)體與結(jié)構(gòu)體之間連接關(guān)系。 用于描述 系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。用于描述系統(tǒng)的外部接口信號(hào)。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高 的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱 93 版）。 自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。由美國(guó)國(guó)防部（ DOD）發(fā)起創(chuàng)建，由 IEEE(The institute of Electrical and Electronics Engineers)進(jìn)一步發(fā)展。 xx 大學(xué)學(xué)士學(xué)位論文 16 VHDL 語(yǔ)言簡(jiǎn)介 VHDL 的英文全稱為 VHSIC（ Very High Speed Integrated Circuit） Hardware Descriptiong Language，翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。它有較大的深度，以網(wǎng)表文件的形式提交客戶使用。 軟 IP 是用 VHDL 等硬件描述語(yǔ)言描述的功能塊，但是并不涉及用什么具體的電路元件實(shí)現(xiàn)這些功能。著名的美國(guó) Dataquest 咨詢公司將半導(dǎo)體產(chǎn)業(yè)的 IP 定義為用于 ASIC 或FPFA/CPLD 中的預(yù)先設(shè)計(jì)好的電路功能 模塊。編譯和仿真經(jīng)過(guò)檢測(cè)無(wú)誤后，便可以將下載信息通過(guò) Quartus II 提供的編程器下載入目標(biāo)器件中去了。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。 Quartus II 擁有性能良好的設(shè)計(jì)錯(cuò)誤定 位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。 Quartus II 允許來(lái)自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口， Quartus II 支持層次化設(shè)計(jì)，可以再一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問(wèn)題。例如各類片上存儲(chǔ)器、 DSP 模塊、 LVDS 驅(qū)動(dòng)器、 PLL 鎖相環(huán)以及 SERDES 和 DDIO 電路模塊等等。 Altera 提供的 LPM 函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在 Compiler Tool 窗口中，可以打開帶模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。可以通過(guò)選擇 Start Compilation 來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。編譯器包括的功能模塊有分析 / 綜合器（ Analysis amp。 此外， Quartus II 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基本 FPGA 的 DSP系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具。 Quartus II 也可以利用第三方的綜合工具，如： Leonardo Spectrum、 Synplify Pro、 FPGA Compiler II，并能直接調(diào)用這些工具。 Altera 的 Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（ SOPC）設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代 FPGA / CPLD 集成開發(fā)環(huán)境 MAX+plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在這一項(xiàng)目的表達(dá)中，可以使用滿足 IEEE 標(biāo)準(zhǔn)的 VHDL 的所有語(yǔ)句而不必考慮可綜合性； 行為仿真，這一階段可以利用 VHDL 仿真器（如 ModelSim）對(duì)頂層系統(tǒng)的行為模型進(jìn)行仿真測(cè)試，檢查模擬結(jié)果，繼而進(jìn)行修改和完善； 級(jí)建模， VHDL 只有部分語(yǔ)句集合可用于硬件功能行為的建模，因此，在這一階段，必須將 VHDL 的行為模型表達(dá)為 VHDL 行為代碼（或稱 VHDLRTL 級(jí)模型）； ，在這一階段對(duì) VHDLRTL 級(jí)模型進(jìn)行仿真，稱為功能仿真；仿真結(jié)果表達(dá)的是可綜合模型的邏輯功能； ，使用綜合工具將 VHDL 行為級(jí)描述轉(zhuǎn)化為架構(gòu)化的門級(jí)電路； ，這一階段主要是針對(duì) ASIC 設(shè)計(jì)的，對(duì) ASIC 的測(cè)試向量文件是綜合器結(jié)合含有版圖硬件特性的工藝庫(kù)后產(chǎn)生的，用于對(duì) ASIC 的功能測(cè)試； 能仿真，利用獲得的測(cè)試向量對(duì) ASIC 的設(shè)計(jì)系統(tǒng)和子系統(tǒng)的功能進(jìn)行仿真； ，主要將綜合產(chǎn)生的邏輯連接關(guān)系網(wǎng)表文件，結(jié)合具體的目標(biāo)硬件環(huán)境進(jìn)行標(biāo)準(zhǔn)單元調(diào)用、布局、布線和滿足約束條件的結(jié)構(gòu)優(yōu)化配置； ，在這一級(jí)中將使用門級(jí)仿真器或仍然使用 VHDL 仿真器進(jìn)行門級(jí)仿真，在計(jì)算機(jī)上了解更接近硬件目標(biāo)器件工作的功能時(shí)序； ，這是對(duì)最后完成的硬件系統(tǒng)進(jìn)行檢查和測(cè)試 [3]。 基于 VHDL 的自頂向下設(shè)計(jì)流程 基于 VHDL 的 自頂向下設(shè)計(jì)流程的框圖如圖 24 所示。 。 。這些小組可以工作在不同的地點(diǎn)，甚至可以分屬不同的單位，最后將不同的模塊集成為最終的系統(tǒng)模型，并對(duì)其進(jìn)行綜合測(cè)試和評(píng)價(jià)。由于綜合工具可以將高級(jí)別的模型轉(zhuǎn)化生成為門級(jí)模型，所以整個(gè)設(shè)計(jì)過(guò)程基本是由計(jì)算機(jī)自動(dòng)完成的。 而在 EDA 技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各個(gè)環(huán)節(jié)逐步求精的過(guò)程。以此流程，逐步向上 xx 大學(xué)學(xué)士學(xué)位論文 13 遞推，直至完成整個(gè)設(shè)計(jì)。 實(shí)現(xiàn)工具簡(jiǎn)介 基于 VHDL 的 自頂向下 設(shè)計(jì)方法 對(duì)系統(tǒng)的設(shè)計(jì)方法有許多種，設(shè)計(jì)者可以通過(guò)不同的設(shè)計(jì)方法來(lái)實(shí)現(xiàn)所要求的功能。目前主要應(yīng)用是大屏幕拼接，視頻會(huì)議工程， AV 工程、監(jiān)控等等需要用到多路音視頻信號(hào)交替使用的工程中。這里矩陣的概念可以參考數(shù)學(xué)中矩陣的概念。 矩陣切換就是將一路或多路信號(hào)分別傳輸給一個(gè)或者多個(gè)顯示設(shè)備 ，如兩臺(tái)電腦主機(jī)要共用一個(gè)顯示器 ， 矩陣切換器可以將兩臺(tái)電腦主機(jī)上的內(nèi)容任意切換到同一個(gè)或多個(gè)顯示器上 。 矩陣切換技術(shù) 切換原理上就是選擇，選擇的方式有很多種，最簡(jiǎn)單的就是將信號(hào)線直接接在一起，比如接線板，利用人工將輸出信號(hào)線跳接在輸入信號(hào)線上，也可完成選擇，或利用琴鍵開關(guān)完成接通與斷開，當(dāng)然這是人工操作的，機(jī)械的，不存在指標(biāo)等技術(shù)問(wèn)題，故不作為矩陣切換討論。 使 顯示器 以 電視墻的形式 來(lái)顯示 ， 方便從多角度地來(lái)觀察，還能最大限度地利用顯示資源。分屏技術(shù)在非工業(yè)控制領(lǐng)域已經(jīng)得到廣泛的應(yīng)用，如機(jī) 場(chǎng)、車站、樓宇監(jiān)控等多個(gè)行業(yè)。一般的說(shuō)，一臺(tái)計(jì)算機(jī)只帶一臺(tái)顯示器。 xx 大學(xué)學(xué)士學(xué)位論文 12 分屏 顯示 技術(shù) 分屏顯示技術(shù)是利用 一臺(tái)計(jì)算機(jī)同時(shí)控制多個(gè)顯示器。這些模型被廣泛地使用，因?yàn)樗鼈兒苋菀妆挥糜谟?jì)算機(jī)，描述顏色的范圍。 這些顏色模型被用來(lái)定義所謂的獨(dú)立于設(shè)備的顏色。 HSV 顏色模型構(gòu)成的是一個(gè)均勻的顏色空間，采用線性的標(biāo)尺，彩色之間感覺(jué)上的距離與 HSV 顏色模型坐標(biāo)上點(diǎn)的歐幾里德距離成正比。當(dāng)采用 RGB（或者 CMY）顏色模型時(shí)，改變某一顏色的屬性，比如改變色調(diào)就必須同時(shí)改變R、 G、 B（或者 C、 M、 Y）三個(gè)坐標(biāo)；而采用 HSV 顏色模型時(shí)只需改變 H 坐標(biāo)。圓錐的頂面中心處 S=0， V=1， H 無(wú)定義，代表白色。紅色對(duì)應(yīng)于 角度 0 度 ，綠色對(duì)應(yīng)于角度 120 度 ，藍(lán)色對(duì)應(yīng)于角度 240 度。 2. HSV 顏色模型 HSV（ Hue， Saturation， Value）顏色模型則是面向用戶的，在 HSV 顏色模型中，每一種顏色和它的補(bǔ)色相差 180 度，圓錐的頂面對(duì)應(yīng)于 V=1，它包含RGB 模型中的 R=1， G=1， B=1 三個(gè)面，故所代表的顏色較亮。 CMY 顏色模型常用于從白光中濾去某種顏色，故稱為減色原色空間。 表 23 RGB 模型顏色編碼 顏色 黑 藍(lán) 綠 青 紅 品 黃 白 藍(lán)色（ B） 0 1 0 1 0 1 0 1 綠色（ G） 0 0 1 1 0 0 1 1 紅色（ R） 0 0 0 0 1 1 1 1 其它顏色模型 除了 RGB 模型外，還有其他很多的顏色模型，這些模型多用于圖像處理。在 VGA 控制器的設(shè)計(jì)中，也采用了該色彩模型來(lái)描述顏色。例如 ： CRT 顯示器使用的就是 RGB 色彩模型，顯示器的三個(gè)電子槍分別對(duì)應(yīng)著紅色、綠色和藍(lán)色，一個(gè)像素的顏色就是用這三個(gè)電子束的強(qiáng)弱來(lái)表示的。為了方便，假設(shè)所有的顏色值都己被標(biāo)準(zhǔn)化，因此，圖中的 RGB 三者的范圍是 0 到 1。立方體對(duì)角線上，紅、綠、藍(lán)三基色的飽和度相等，這正好表示灰度。我們可以將 RGB 色彩模型看成是一個(gè)三維模型，立 體直角坐標(biāo)系中三根軸表示的分別是紅色、綠色和藍(lán)色，立方體內(nèi)任意一點(diǎn)表示一種顏色，該立方體在 RGB 三根軸上的投影就是三種基色的飽和度。因?yàn)?―基本 ‖這個(gè)詞的使用有可能使人們錯(cuò)誤地認(rèn)為這三種標(biāo)準(zhǔn)的基色當(dāng)以不同的強(qiáng)度比例混合時(shí)能產(chǎn)生所有不同的顏色。 但從某種意義上來(lái)說(shuō)，沒(méi)有哪種單一的顏色可被看成為紅、綠、藍(lán)。 利用三基色原理，再結(jié)合人眼的特殊結(jié)構(gòu)，所有的顏色都被看作是三種所謂的基色紅、綠、藍(lán)的不同組合。要求選擇的三種基色是互相獨(dú)立的，即任一基色光不可由其他兩種基色光以任何方式相混產(chǎn)生 。 于是出現(xiàn)了顏色計(jì)量的基礎(chǔ) —三基色原理。為此，我們只需要研究顏色之間的相互關(guān)系，可以不考慮譜色及非譜色等問(wèn)題。可見(jiàn)光可由幾種顏色按不同比例來(lái)產(chǎn)生，這就產(chǎn)生了各種顏色模型。 xx 大學(xué)學(xué)士學(xué)位論文 10 顏色模型 電磁波波長(zhǎng)范圍很大，但是只有波長(zhǎng)在 400~760nm 這樣很小范圍內(nèi)的電磁波，才能使 人產(chǎn)生視覺(jué)，感到明亮和顏色。 表 21 HS行掃描時(shí)序要求： 行同步頭 行圖像 行周期 對(duì)應(yīng)位置 時(shí)間（ Pixels） Tf 8 Ta 96 Tb 40 Tc 8 Td 640