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畢業(yè)設(shè)計(jì)論文-基于fpga的vga圖像顯示控制器設(shè)計(jì)(參考版)

2025-06-05 21:23本頁面
  

【正文】 end。 end process。 then m = m+1。event and clk=39。 ARCHITECTURE modelstru OF dizhi IS signal m:STD_LOGIC_vector(11 downto 0)。 q:OUT STD_LOGIC_vector(11 downto 0))。 USE 。 地址發(fā)生器模塊代碼 LIBRARY IEEE。 clk25MHZ=clk_25。 end if。139。 begin 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 37 process (clk50MHZ) begin if clk50MHZ39。 END efp。 ENTITY efp IS Port(clk50MHZ : IN STD_LOGIC。 二分頻器模塊代碼 LIBRARY IEEE。 end process。 end if。b=39。g =39。 else r=39。g=rgbin(1)。 end process。139。039。 end process。 end if。 else hs =39。 process(clk) begin 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 36 if (rising_edge(clk)) then if ((ht =640+8+8) and (ht 640+8+8+96)) then hs =39。 end if。 end if。039。 process(clk) begin if (rising_edge(clk)) then if (ht =640+8) then if (vt 525) then vt = vt +1。 begin htout = ht。 end vga640480。 rgbin :in std_logic_vector(2 downto 0)。 entity vga640480 is port (clk : in STD_LOGIC。 USE 。 完成之基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 34 后更深體會(huì)到 畢業(yè)設(shè)計(jì)是對(duì)前面所學(xué)知識(shí)的一種 總結(jié)與檢驗(yàn)。 在 動(dòng)手的能力大大提高 之余 ,充分體會(huì)在創(chuàng)造過程中探索的艱難和成功時(shí)的喜悅。使自己學(xué)到了不少知識(shí),也經(jīng)歷了不少艱辛, 因而得以有巨大的 收獲。 感謝我的指導(dǎo)老師 胡 老師對(duì)我悉心的指導(dǎo),感謝老師們 所 給 予過 的幫助。終于完 成 了有種 解脫 的感覺。 也讓 我明白學(xué)習(xí)是一個(gè)長(zhǎng)期的過程,需要不斷的積累, 在以后的工作 和 生活中都 需堅(jiān)持 學(xué)習(xí),努力提高自 己 的 知識(shí)和綜合素質(zhì)。檢驗(yàn) 的同時(shí) 也是對(duì)自己能力的一種提高。 經(jīng) 過此次畢業(yè)設(shè)計(jì), 本人 不僅 更加學(xué)會(huì) 知識(shí) 之間的 融會(huì)貫通,而且豐富了大腦,同時(shí)在查找資料的過程中也了解了許多課外知識(shí),開拓了視野,認(rèn)識(shí)了 未 來電子的發(fā)展方向,專業(yè) 基礎(chǔ) 知識(shí)方面和動(dòng)手能力方面有了質(zhì)的飛躍。從整個(gè)設(shè)計(jì)流程來看,系統(tǒng)的可靠性高 , 靈活性強(qiáng),設(shè)計(jì)周期大大縮減,成本降低,且系統(tǒng)的可擴(kuò)展性強(qiáng)。系統(tǒng)設(shè)計(jì)方案 、 硬件描述語言設(shè)計(jì)以及開發(fā)工具的性能 決定了 該系統(tǒng)性能高低。 可以使?jié)h字的顯示脫離 PC 機(jī)控制,控制器的體積減小很多,對(duì)各種便攜式設(shè)備和小型嵌入式系統(tǒng)的實(shí)現(xiàn)具有工程價(jià)值現(xiàn)實(shí)意義和現(xiàn)實(shí)意義。圖 : 圖 開發(fā)板 給系統(tǒng)上電,在顯示器就可以看見本次設(shè)計(jì)所選用的圖片,如圖 : 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 32 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 33 第 5 章 結(jié)束語 用 FPGA 來控制 VGA,充分利用了 FPGA 可重構(gòu)這一優(yōu)勢(shì),克服了以前通用處理器體積較大體系結(jié)構(gòu)不易修改、體系結(jié)構(gòu)不易修改等弊端。 Imgrom(圖像數(shù)據(jù) rom),二分頻模塊,地址譯碼器,把它們連線組成系統(tǒng)的原理圖,如圖 所示 : 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 30 圖 系統(tǒng)原理圖 單擊【 assimnment】 【 devixe】選擇正確芯片 EP1C12Q240C8,如圖 所示 : , 圖 選擇正確芯片 EP1C120240C8 隨后完成芯片中對(duì)應(yīng)的 VGA接口的管腳配置。其設(shè)計(jì)過程與二分頻基本相同,只是編輯的 VHD 代碼不同。由于 50M分頻難以仿真,故將輸入時(shí)鐘 clk50m設(shè)置為 50kHz,分頻得到 clk25m實(shí)際為 25kHz。 1。 圖 調(diào)入 POM初始化數(shù)據(jù)文件并選擇在系統(tǒng)讀寫功能 至此, LPMRom 設(shè)計(jì)完成,產(chǎn)生 imgrom(圖像數(shù)據(jù) Rom)模塊器件,以供系統(tǒng)頂層調(diào)用 ,如圖 所示 : 圖 imgrom(圖像數(shù)據(jù) ROM) 二分頻模塊 在系統(tǒng)進(jìn)行設(shè)計(jì)中二 分頻把 50MHz 時(shí)鐘頻率分成 25MHz 并提供給其它模塊作為時(shí)鐘。 圖 選擇 imgrom模 塊數(shù)據(jù)線和地址線寬度 圖 選擇地址鎖存信號(hào) inclock 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 28 單擊 NEXT 按鈕后出現(xiàn)圖 的界面,在選擇系統(tǒng)默認(rèn)的 Auto。 圖 新建設(shè)計(jì)文件選擇窗口 在新建的原理圖編輯窗口雙擊,產(chǎn)生元件查找對(duì)話框,找出 lpm_rom元件,點(diǎn)擊【 ok】,彈出 LPM 宏功能設(shè)定窗口,如下圖 : 圖 LPM 宏功能塊設(shè)定 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 27 選擇 ROM控制線,地址線和數(shù)據(jù)線。 具體實(shí)現(xiàn)步驟 通過 Image2lcd 對(duì)本設(shè)計(jì)采用的圖片進(jìn)行數(shù)據(jù)采集,轉(zhuǎn)換成 BMP格式的文圖文件 如 圖 : 圖 Image2lcd 界面圖 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 26 將 BMP 格式文件轉(zhuǎn)換成 MIF文件, 再 經(jīng)過 Quartus II 直接將 mif 文件轉(zhuǎn)化為 Hex文件 ,然后開始利用 Megal Wizard Plug Manager 定制圖形數(shù)據(jù) ROM 宏功能塊,并將圖形數(shù)據(jù)加載與此 ROM 中,設(shè)計(jì)步驟如下。同理,顏色 的 分量值 f green , f blue 可取得相應(yīng)的 0,1二值 [12]。針對(duì) 24 位 的 真彩色圖像特點(diǎn), 可以先 對(duì)顏色分量值進(jìn)行取樣, 但較為粗略, 當(dāng)顏色 的 分量值 為 f red 127,取 f red=1。 因?yàn)?硬件存儲(chǔ)資源的限制 的存在 ,取圖 的 像像素位深為 3,總共 起來 可顯示 為 8 種顏色。 對(duì)于 要 用到顏色表的位圖 來說 ,圖像數(shù) 即為 該像素顏色 存在于 調(diào)色板中的索引值。圖像中每一像素由 RGB 三個(gè)分量 構(gòu) 成,每個(gè)分量 分為 8位,每個(gè)像素需 要 24位 。位圖文件 的 大小、寬、高、實(shí)現(xiàn)調(diào)色板、圖像素值得到位等 可以通過 處理位圖時(shí) 依據(jù) 文件的這些結(jié)構(gòu)得到 [11]。 BMP 格式 的位圖文件相對(duì) 于 mif 文件, mif 格式的位圖文件 略為簡(jiǎn)單 , BMP 文件 它包括位位圖信息頭結(jié)構(gòu)、位圖文件頭結(jié)構(gòu)、位圖顏色表和位圖像素?cái)?shù)據(jù)四部分。 但因?yàn)?沒有現(xiàn)成的轉(zhuǎn)換程序, 所以 選擇 Visual C ++自行編寫轉(zhuǎn)換程序。 其中 , BMP格式圖像 作為 一種很常見的圖像格式, 無壓縮處理,且 具備 相對(duì)簡(jiǎn)單文件結(jié)構(gòu),易于處理,在本設(shè)計(jì)中采用了 BMP 圖像作為研究對(duì)象。通常我們 把 Intel Hex,或者二進(jìn)制文件 , bin 逐字節(jié) 通過 編程器寫入 ROM。 本設(shè)計(jì) 采用型號(hào)為 28C040 的 4M EEPROM 外部存儲(chǔ)器,可以在單片內(nèi)存儲(chǔ)整屏圖像,但 考慮到存儲(chǔ)空間的大小,本設(shè)計(jì) 僅 采用每個(gè)像素的顏色位深為 3 位,共可顯示 8種顏色 的圖像。 讀取控制模塊的數(shù)據(jù)讀取方式 決定于 采用何種存儲(chǔ)器。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 23 圖 元件封裝 在圖 【 File】菜單中點(diǎn)選【 Gree Update】 /【 Greate Symbol File For Cunrent File】對(duì) vga640480 文本文件進(jìn)行封裝得出原理圖模塊如圖 : 圖 vga640480 顯示掃描模塊 通過以上步驟,便完成了 vga640480 顯示掃描模塊的設(shè)計(jì)工作,即系統(tǒng)底成模塊完成。 圖 保存設(shè)計(jì)文件 在圖 中的【 File】菜單中點(diǎn)選【 Save as】存盤并保證該文件添加到了工程中,文件名為默認(rèn)的即可。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 22 圖 選擇編程 VHDL文本文件 在上圖 【 VHDL File】,單擊【 OK】建立一個(gè)新的文本設(shè)計(jì)文件,命名為 。這兩個(gè)計(jì)數(shù)器從地址到顯示緩沖器連續(xù) 計(jì)數(shù)。垂直同步計(jì)數(shù)器在每個(gè) HS 脈沖信號(hào)來臨時(shí)自動(dòng)加 1,譯碼值產(chǎn)生 VS 信號(hào)。 VGA 顯示控制模塊 VGA 顯示控制模塊主要通過 VGA 時(shí)序產(chǎn)生 640*480 顯示范圍,并控制和消隱范圍以及產(chǎn)生水平同步時(shí)序信號(hào) hs 和垂直同步時(shí)序信號(hào) vs 的值。計(jì)數(shù)器模塊設(shè)計(jì)簡(jiǎn)單,用計(jì)數(shù)器計(jì)數(shù)來控制,以實(shí)現(xiàn)某一個(gè)區(qū)域顯示相應(yīng)的顏色。此外注意各模塊對(duì)圖像顯示的區(qū)域控制。 VGA 顯示控制模塊:主要分為時(shí)序信 號(hào)和數(shù)據(jù)顏色的控制, imgrom 模塊即圖像數(shù)據(jù) ROM 模塊,在這一模塊中需要解決的是圖像數(shù)據(jù) BMP位圖文件的來源及轉(zhuǎn)換成 HEX文件,利用 Image2lcd對(duì)本次設(shè)計(jì)圖片處理得到 BMP文件,最終在 Quartus II得到 HEX文件,在已 設(shè)置 LPM_ROM進(jìn)行加載圖像數(shù)據(jù)。否則 R=G=B=0),并把 R、 G、 B 的值通過 VGA 接口傳送給 VRT 顯示器 [9]。利用 VHDL 硬件描述語言對(duì)每個(gè)功能模塊進(jìn)行描述,并逐一對(duì)每個(gè)功能模塊進(jìn)行編譯仿真,使頂層 VGA 顯示控制器的模塊實(shí)體仿真綜合得以順利通過。 能夠 熟悉 VGA 接口協(xié)議、工作時(shí)序及 VGA 工作原理,并計(jì)算出合適的時(shí)序,對(duì)原始時(shí)鐘進(jìn)行分頻處理以獲取符合時(shí)序要求的各率,此外須要顯示的圖像等可存儲(chǔ)于外部存儲(chǔ)器,運(yùn)行時(shí),從外部存儲(chǔ)器讀取顯示數(shù)據(jù)。 LogicLock 軟基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 18 件的 模塊設(shè)計(jì)功能 得到相當(dāng)?shù)母倪M(jìn) , 增加了 FastFit 編譯選項(xiàng),網(wǎng)絡(luò)編輯性能 得于推薦 ,此外 調(diào)試能力 明顯提升很多 。 Altera 公司 的 Quartus II 可編程邏輯軟件屬于 該公司 第四代 PLD 開發(fā)平臺(tái) ,其 設(shè)計(jì)要求 可在 一個(gè)工作組環(huán)境下,其中 也 包 含 支持基于 Inter的協(xié)作設(shè)計(jì)。支持 Altera 的片上可編程系統(tǒng)( SOPC)開發(fā), 將 系統(tǒng)級(jí)設(shè)計(jì) , 開發(fā)嵌入式 的 軟件 , 可編程邏輯 的 設(shè)計(jì) 基于一體 ,是一 款 綜合性的 應(yīng)用 開發(fā)平臺(tái)。支持 MAXIICPLD系列、 Cyclone系列、 CycloneII、 StratixII系列、 Stratix GX系列等。具有運(yùn)行速度快,界面統(tǒng)一,功能集中, 學(xué)用簡(jiǎn)單 等特點(diǎn)。該軟件具備諸多特點(diǎn)(例如:開放性,與結(jié)構(gòu)無聯(lián)系,多平臺(tái)設(shè)計(jì),完全集成化,設(shè)計(jì)庫豐富、工具模塊化等), 支持原理圖、 VHDL、 VerilogHDL以及 AHDL等多種設(shè)計(jì)輸入形式,內(nèi) 部鑲有自帶的 綜合器 和 仿真器, 能夠 完成從設(shè)計(jì)輸入到硬件配置的完整 PLD設(shè)計(jì)流程。
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