【正文】 SIMATIC S7— 300可編程序控制器教程 [M]。可編程控制器原理及應(yīng)用 (上／下冊 )[M]。微機控制系統(tǒng)及其應(yīng)用 [M]。 SIEMTIC STEP7 V5． 0系統(tǒng)手冊。 SIEMATIC S一 7 300可編程序控 制器硬件和安裝手冊。現(xiàn)代電梯控制技術(shù) [M]。電梯控制技術(shù) [M]。最后，再次感謝我的老師、同學(xué)和大學(xué)期間所有的朋友們，是你們?yōu)槲业拇髮W(xué)生活增光添色，讓它變得五彩斑駁，尤為難忘。當然，我還要感謝寢室的兄弟們和其它同學(xué)，是他們在我完成論文的過程中給予我?guī)椭凸膭?，也是他們陪我度過了這四年最美好的生活。首先， 我要感謝我們的學(xué)校，感謝在這四年中教給我許多做人做事的道理，讓我從一個懵懂得高中生變成一個能被社會所接納的知識青年；其次，我要特別的感謝一下我們的指導(dǎo)老師，是她在我撰寫畢業(yè)論文過程中給了我無私的幫助，從當初選題到中期答辯，再到最后定稿，老師多次詢問我們設(shè)計進程中所遇到的難題，并及時為我指點迷津。因此，在某些層面上說，三層電梯的設(shè)計也具有一定的社會價值。其使用便捷，貨運周期短，效率高，成本低，對貨運事業(yè)具有普相 當?shù)慕?jīng)濟價值。 FPGA 在實現(xiàn)電梯控制方面比較靈活，可以通過對程序的修改來達到控制多個樓層，本設(shè)計在電梯控制方面做的比較全面，比如設(shè)計了內(nèi)外電梯的指示系統(tǒng)和當前電梯運行情況顯示，能夠滿足一般的載客電梯的工作功能需要。這主要是因為各個功能在實現(xiàn)時會有延時，但這在仿真時是顯示不出來的。 本設(shè)計采用的正式 FPGA 來控制電梯的邏輯運行，具有編程靈活，性能可靠等優(yōu)點，而且 FPGA 在去電后配置數(shù)據(jù)自動消失，用戶可以控制加載進程，在現(xiàn)場修改器件的邏輯功能。用 VHDL 硬件描述語言的形式進行 數(shù)字系統(tǒng)的設(shè)計方便靈活，利用 EDA 軟件進行編譯優(yōu)化仿真極大地減少了電路設(shè)計時間和可能發(fā)生的錯誤。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 20 第 5 章 結(jié)論與展望 結(jié)論 通過以上設(shè)計調(diào)試和改進并通過較長時間的反復(fù)測試。使用者本來是要下樓，但在電梯外卻按下上樓按鈕。本系統(tǒng)的設(shè)計考慮了實際應(yīng)用中的記憶存貯問題。而且系統(tǒng)要求記憶目前沒有被石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 19 響應(yīng)的請求。本實驗使用的狀態(tài)圖考慮了不同狀態(tài)轉(zhuǎn)移過程中的所有情況。 通過六次仿真可以看出系統(tǒng)基本完成了設(shè)計要求。 圖 46 圖 46 是一個多人次時間交錯綜合仿真，首先是三層外有人提出下降請求（ Button(3)=1），此時電梯開始上升；在電梯上升到二層和三層之間時二層外有人按下下降按鈕（ Button(2)=1），此時電梯繼續(xù)上升到達三層，待三層使用者進入后按下到達一層（ floor(0)=1）按鈕后電梯下降到二層，使第二個使用者進入；第二個人打算去一層，看到 第一個人已經(jīng)按下到達一層按鈕，就沒有再次按下。隨后電梯到達二層停止，待倆人 進入后都沒有按下任何到達樓層請求。 45 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 18 圖 45是一個在電梯中常見的復(fù)雜情況仿真，本實驗中共有四個人提出請求。因此同一使用者在電梯內(nèi)和電梯外提出不同要求時，主要響應(yīng)電梯內(nèi)請求。待兩人進入后按照先后順序按下到達三層（ floor(2)=1）和到達一層（ floor(0)=1）按鈕，此時電梯也按照倆人按鍵先后順序先到達三層（ position=3），然后再到達一層（ position=1）。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 17 圖 44 圖 44仿真了系統(tǒng)對同一樓層兩個不同到達樓層的響應(yīng)。開始時有人按下一層外上升（ Button(0)=1）按鈕，電梯開門使用者進入并按下到達三層（ floor(2)=1）請求，此時電梯關(guān)門并上升。此時電梯先完成上升到三層，然后再下降回到一層響應(yīng)一層外請求。三層外使用者按下三層下按鈕（ floor(3)=1）電梯上升到三樓開門。使用者進入后按下到達三樓請求（ floor(2)=1），電梯關(guān)門（ door=0）并上升（ up_down=1）最后到達三層（ position=3）并開門（ door=1）?？偭鞒虉D如下 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 13 圖 34 總流程圖 電梯外部端口設(shè)計 時鐘信號（ clk）； 一樓電梯外人的 上升請求信號（ button[0]），二樓電梯外人的上升請求信號（ Button[1]） 。實體對控制器的端口進行定義，結(jié)構(gòu)體對各端口的行為進行描述。對程序進行模塊化構(gòu)思。如果電梯沒有接收到請求信號，電梯則停留在最高層。 處于最高層時，不管電梯內(nèi)或電梯外電梯都只可能接收到下降的請求信號。 ，進入預(yù)上升狀態(tài)。此時，電梯就進入預(yù)上升狀態(tài)，準備作上升運 行，如果電梯沒有接收到請求信號，電梯則在一樓待機。若電梯正處在下降狀態(tài)中收到外部請求，則只響應(yīng)比當前所在樓層低的樓層的請求，到達需要到達最低樓層時再響應(yīng)高層請求。 當電梯處在第三層時，若它收到二層電梯外上下樓請求、一層電梯外上樓請求、電梯內(nèi)到達二層和 一層請求時，電梯會按照指令下降到相應(yīng)樓層并開門、關(guān)門；若收到三層電梯外下樓請求只做開門響應(yīng)，隨后根據(jù)使用者進入電梯后請求進行響應(yīng)；其他請求不響應(yīng)。電梯處在第一層時，當它收到 二層電梯外上下樓請求、三層電梯外下樓請求、一層電梯內(nèi)到達二層和三層請求時，電梯會按照指令上升到相應(yīng)樓層并開門、關(guān)門；若收到一層電梯外上樓請求只做開門響應(yīng)，隨后根據(jù)使用者進入電梯后請求進行響應(yīng)；其他請求不響應(yīng)。 系統(tǒng)的輸出包括電梯位置標識 position，表示電梯當前所在樓層；電梯開門關(guān)門顯示按鈕 door（當 door=1 時表示開門， door=0 表示關(guān)門）；電梯當前運行狀態(tài)按鈕up_down（當 up_down=1 時表示電梯處于上升狀態(tài)，當 up_down=0 時表示電梯處于下降狀態(tài)）。 電梯初始模式為一層關(guān)門狀態(tài)。 電梯運行模式等同于普通電梯運行模式，電梯一般按照提出請求的先后順序進行響應(yīng)。 電梯控制器的任務(wù)和要求 每層電梯入口處設(shè)有上、下請求開關(guān)，使用者可以根據(jù)自身的上下樓需要按下相應(yīng)按鍵；電梯內(nèi)部設(shè)有到達樓層按鈕，使用者可 以選擇到達樓層?！按螒B(tài)”是相對于“現(xiàn)態(tài)”而言的，“次態(tài)”一旦被激活，就轉(zhuǎn)變成新的“現(xiàn)態(tài)”了。動作不是必需的，當條 件滿足后，也可以不執(zhí)行任何動作，直接遷移到新狀態(tài)。 ③動作：條件滿足后執(zhí)行的動作。 ②條件：又稱為“事件”?！艾F(xiàn)態(tài)”和“條件”是因，“動作”和“次態(tài)”是果。 狀態(tài)機可歸納為 4個要素，即現(xiàn)態(tài)、條件、動作、次態(tài)。另外，采取 的行動還會決定并更新機器的狀態(tài)。之所以能 做到這一點，是因為機器能跟蹤一個內(nèi)部狀態(tài)，它會在收到事件后進行更新。 有限狀態(tài)機是一種概念性機器，它能采取某種操作來響應(yīng)一個外部事件。它能處理任何順序的事件，并能提供有意義的響應(yīng) —— 即使這些事件發(fā)生的順序和預(yù)計的不同。 Web 應(yīng)用 程序則不然，因為一旦用戶采取不在預(yù)料之中的操作（比如使用瀏覽器的歷史記錄、手工輸入鏈接以及模擬一次表單提交等等），就很容易打亂設(shè)計好的應(yīng)用程序邏輯。 Web 應(yīng)用程序由提交的表單和用戶請求的網(wǎng)頁來驅(qū)動，它們也可劃歸到上述類 別。所以，控制流程既不能是順序的，也不能是事先設(shè)定好的，因為它要依賴于外部事件。 另一類應(yīng)用程序由外部發(fā)生的事件來驅(qū)動 —— 換言之，事件在應(yīng)用程序之外生成，無法由應(yīng)用程序或程序員來控制。很少有事件能改變標準執(zhí)行流程；而且這些事件主要涉及異常情況。在有限狀態(tài)機中，會有有許多變量，例如，狀態(tài) 機有很多與動作（ actions） 轉(zhuǎn)換 (Mealy 機 )或狀態(tài)（摩爾機）關(guān)聯(lián)的動作，多重起始狀態(tài)，基于沒有輸入符號的轉(zhuǎn)換，或者指定符號和狀態(tài)（非定有 限狀態(tài)機）的多個轉(zhuǎn)換，指派給接收狀態(tài)（識別者）的一個或多個狀態(tài)，等等。當輸入符號串，模型隨即進入起始狀態(tài)。當?shù)竭_終態(tài)， 狀態(tài)機停止。函數(shù)返回“下一個”（也許是同一個）節(jié)點。狀態(tài)機通過響應(yīng)一系列事件而“運行”。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言 , 因此它可以使設(shè)計成果在設(shè)計人員之間方便地進行交流和共享 , 從而減小硬件電路設(shè)計的工作量 , 縮短開發(fā)周期。在設(shè)計過程中 , 設(shè)計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計 , 而是一些模塊的累加。當硬件電路的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 (4) VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時 , 設(shè)計人員并不需要首先考慮選擇進行設(shè)計的器件。VHDL 語言既支持標 準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。 既支持模塊化設(shè)計方法 , 也支持層次化設(shè)計方法。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn) , 這是其他硬件描述語言所不能比擬的。歸納起來 ,VHDL 語言主要具有以下優(yōu)點： (1) VHDL 語言功能強大 , 設(shè)計方式多樣 VHDL 語言具有強大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。 電子產(chǎn)品隨著技術(shù)的進步，更新?lián)Q代日新月異，而掌握電子產(chǎn)品開發(fā)研制的動力源 — EDA 技術(shù)，是我們國家工程技術(shù)人員不可推卸的責(zé)任，因為中國的設(shè)計公司大多還處在發(fā)展的初級階段，所使用的設(shè)計工具都是幾年前國外的主流工具。 VHDL 語言的 發(fā)展 在集成電路制造工藝的發(fā)展的過程中，微電子設(shè)計工藝已經(jīng)達到了深亞微米時石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 7 代，在 EDA 設(shè)計中主要有軟硬件協(xié)作設(shè)計的要求，現(xiàn)有的工具支持 SOC設(shè)計尚有難度，迫切需要提高設(shè)計能力。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言。 因此， FPGA 的使用非常靈活。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件 之一。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 FPGA 工作原理 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 6 Block）和內(nèi)部連線（ Interconnect）三個部分。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。 CPLD 和 FPGA 另外一個區(qū)別是大多數(shù)的 FPGA 含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的 延遲時間和邏輯單元對連接單元高比率的優(yōu)點。 CPLD 是一個有點限制性的結(jié)構(gòu)。 CPLD 邏輯門的密度在幾千到幾萬個邏輯單元之間，而 FPGA 通常是在幾萬到幾百萬。 CPLD 與 FPGA 的關(guān)系 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計轉(zhuǎn) 移到一個類似于 ASIC 的芯片上。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。一個出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計者而改變，所以 FPGA 可以完成所需要的邏輯功能。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件 例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 5 FPGA 的簡介及特點 背景 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。隨著 EDA技術(shù)的發(fā)展，硬件電子電路的設(shè)計幾乎全部可以依靠計算機來完成，這樣就大大縮短了硬件電子電路設(shè)計的周期，從而使制造商可以快速開發(fā)出品種多、批量小的產(chǎn)品，以滿足市場的眾多需求。 EDA(ElectronincDesign Automation,電子設(shè)計自動化 )技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)，它提供了基于計算機和信息技術(shù)的電路系統(tǒng)設(shè)計方法。這樣就可以實現(xiàn)各種 EDA 工具的優(yōu)化組合，并集成在一個易于管理的統(tǒng)一環(huán)境下，實現(xiàn)資源共享。目前最常用的硬件描述語言有 VHDL 和 Verilog HDL,它們都已經(jīng)成為 IEEE 標準。與傳統(tǒng)的原理圖設(shè)計方法相比， HDL 語言更適合描述規(guī)模大的數(shù)字