【正文】 ah,al:in std_logic_vec。 use 。 use 。 end Behavioral。 end if。 end case。 LED3=39。 LED2=39。 LED=39。 end if。 else t=t+1。 when WAIT4MS= if (t=4000) then STATE=RESET。 STATE=WAIT4MS。 GET_TMP_CNT=GET_TMP_CNT+1。 TMP(GET_TMP_CNT1)=TMP_BIT。 GET_TMP_CNT=GET_TMP_CNT+1。 end case。 end if。 STATE=GET_TMP。 if (t=55) then t=0。 when 3= dq=39。 else t=t+1。 if (t=1) then READ_BIT_CNT=3。Z39。 end if。 t=0。Z39。 end if。 t=0。039。 STATE=WRITE_BYTE。 sensity STATE=WRITE_BYTE。down value 4 度 STATE=WRITE_BYTE。data transfer from low to high so up value 75 度 STATE=WRITE_BYTE。 STATE=WRITE_BYTE。 STATE=WRITE_BYTE。 STATE=WRITE_BYTE。 end case。 WRITE_HIGH_CNT=0。 end if。 WRITE_HIGH_CNT=2。Z39。 end if。 WRITE_HIGH_CNT=1。039。 end case。 WRITE_LOW_CNT=0。 end if。 WRITE_LOW_CNT=2。Z39。 end if。 WRITE_LOW_CNT=1。039。139。 end case。 WRITE_BYTE_CNT=0。 WRITE_BYTE_FLAG=0。 WRITE_BYTE_FLAG=7。 WRITE_BYTE_FLAG=6。 WRITE_BYTE_FLAG=5。 WRITE_BYTE_FLAG=4。 WRITE_BYTE_FLAG=3。 WRITE_BYTE_FLAG=2。 WRITE_BYTE_FLAG=1。 WRITE_BYTE_CNT=WRITE_BYTE_CNT+1。 else STATE=WRITE_HIGH。 寫(xiě) 0 狀態(tài)； LED3=39。039。 STATE=WRITE_BYTE。039。139。 end if。 elsif (t=750) then 等待 750us 后進(jìn)入 alarm search ROM 命令； t=0。 t=t+1。 end if。 else LED=39。) then LED=39。 if DS18B20 exzist send 0 if(temp=39。 elsif (t=510 and t750) then temp=dq。 t=t+1。 elsif (t=500 and t510) then dq=39。 t=t+1。 if (t=0 and t500) then dq=39。 LED3=39。 else case STATE is when RESET= LED2=39。039。 end if。039。 xdl=00001000。 signal WRITE_BYTE_FLAG : integer range 0 to 7:=0。 signal t : integer range 0 to 100001:=0。 signal READ_BIT_CNT : integer range 0 to 3:=0。 signal WRITE_LOW_CNT : integer range 0 to 2:=0。 signal tmp_bit : std_logic。 signal STATE: STATE_TYPE:=RESET。 end state。 xdl : out std_logic_vector(7 downto 0)。 TMP : out std_logic_vector(11 downto 0)。 en:in std_logic。 entity state is port(clk1m : in std_logic。 use 。 DS18B20 驅(qū)動(dòng)模塊 library IEEE。 end process。 clk1m=t2。 process(clk_temp) variable t2: std_logic。 end if。039。 else t1:=t1+1。 clk_temp=39。 begin process (clk) variable t1: std_logic_vector(3 downto 0)。 end div。 entity div is port( clk: in std_logic。 use 。 本設(shè)計(jì)是采用硬件描述語(yǔ)言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字 控制器 的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。 在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但是 有時(shí)候仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過(guò)程中，往往沒(méi)有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。學(xué)會(huì)了利用 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語(yǔ)言 VHDL 的編寫(xiě)，程序的仿真等工作。 FLEX10K 系列的 FPGA： EPF10K10LC844 的引腳如表 51 表 51 EPF10K10LC844 的引腳 Pin Name Pin Pin Name Pin MSEL0(2) 31 I/O,CS(4) 79 MSEL1(2) 32 I/O,RDYnBSY(4) 70 nSTATUS(2) 55 I/O,CLKUSE(4) 73 nCONFIG(2) 34 I/O,DATA7(4) 5 DCLK(2) 13 I/O,DATA6(4) 6 CONF_DONE(2) 76 I/O,DATA5(4) 7 北華航天工業(yè)學(xué)院畢業(yè)論文 21 nCE(2) 14 I/O,DATA4(4) 8 nCEO(2) 75 I/O,DATA3(4) 9 TDI(2) 15 I/O,DATA2(4) 10 TDO(2) 74 I/O,DATA1(4) 11 TCK(2) 77 I/O,DATA0(2)(5) 12 TMS(2) 57 Dedicated Inputs 2,42,44,84 TRST(2) 56 Dedicated Clock pins 1,43 I/O,INIT_DONE 69 I/O,DEV_CLRn(3) 3 I/O,nRS(4) 81 VCCINT 4,20,33,40,45,63 I/O,nCS(4) 78 GNDINT 26,41,46,68,82 Total User I/O pin(6) 59 下載前需要對(duì)所設(shè)計(jì)的元器件進(jìn)行引腳的鎖定，其中須特別注意的是時(shí)鐘 信號(hào) 必須鎖定 1 號(hào)或 43 號(hào)引腳 ，鎖定其他引腳都無(wú)法正確的輸入時(shí)鐘信號(hào) ；動(dòng)態(tài)顯示數(shù)碼管的位碼引腳的鎖定必須鎖定 I/O 口，否則也不能正常驅(qū)動(dòng)動(dòng)態(tài)數(shù)碼管顯示。 數(shù)碼管顯示接口： 8 個(gè) 8 段數(shù)碼管顯示器（共陰極）。 JTAG 方式下載接口：下載電纜一端和 計(jì)算機(jī)的打印機(jī)并口（ LPT1）相 連，另一端連接到實(shí)驗(yàn)板箱的雙排 10 孔排插座上。它采用了重復(fù)可構(gòu)造的 CMOS SRAM 工藝，并把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時(shí)可結(jié)合眾多可編程器件來(lái)完成普通門(mén)陣列的宏功能。 圖 54 數(shù)據(jù)比較模塊元器件 FLEX 10K 開(kāi)發(fā)箱上的下載 本設(shè)計(jì)所使用的是 FLEX 10K 系列開(kāi)發(fā)箱。 FPGA 8 位二進(jìn)制比較器的程 序設(shè)計(jì)主要在于比較過(guò)程的邏輯設(shè)計(jì)，比較器的比較原理是二進(jìn)制數(shù)的高位逐步 比較， 首先比較最高位， 如果 最 高位不想等，則 直接輸出高電平北華航天工業(yè)學(xué)院畢業(yè)論文 20 （低電平），如果 最 高位相等則比較次高位，逐位一步一步的比較下去。用 PNP 三極管進(jìn)行驅(qū)動(dòng)， 當(dāng)相應(yīng)的端口變成低電平時(shí)，驅(qū)動(dòng)相應(yīng)的三極管會(huì)導(dǎo)通，驅(qū)動(dòng)三極管給數(shù)碼管相應(yīng)的位供電，這時(shí)只要 FPGA 芯片 DT[07]送出數(shù)字的顯示代碼，數(shù)碼管就能正常顯示數(shù)字。 多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示，是將所有數(shù)碼管的相同段并聯(lián)在一起，通過(guò)選通信號(hào)分時(shí)控制各個(gè) 數(shù)碼管的公共端，循環(huán)點(diǎn)亮多個(gè)數(shù)碼管，并利用人眼的視覺(jué)暫留現(xiàn)象，只要掃描的頻率大于 50Hz，將看不到閃爍現(xiàn)象。要讓 8 個(gè) LED 同時(shí)工作，顯示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個(gè) LED，并在使能每一個(gè) LED 的同時(shí)，輸入所需顯示的數(shù)據(jù)對(duì)應(yīng)的 8 位段碼。 圖 52 溫度采集流程圖 北華航天工業(yè)學(xué)院畢業(yè)論文 19 FPGA 溫度顯示模塊的設(shè)計(jì) LED 有段碼和位碼之分，所謂段碼就是讓 LED 顯示出“ 8.”的八位數(shù)據(jù)，一般情況下要通過(guò)一個(gè)譯碼電路，將輸入的 4 位 2 進(jìn)制數(shù)轉(zhuǎn)換為與 LED 顯示對(duì)應(yīng)的 8 位段碼。這 8 位校驗(yàn)位也經(jīng)過(guò) CRC 校驗(yàn)計(jì)算，如果通信沒(méi)有錯(cuò)誤，總的 CRC 校驗(yàn)結(jié)果應(yīng)該是 0。在該狀態(tài)中每讀取 1 位數(shù)據(jù)，同時(shí)完成該數(shù)據(jù)位的 CRC 校驗(yàn)計(jì)算。 WRITE_BIT：向 DS18B20 中寫(xiě)入數(shù)據(jù)位狀態(tài)。 GET_TEMP：從 DS18B20 中讀取溫度測(cè)量數(shù)值。 RESET3：對(duì) DS18B20 進(jìn)行第三次復(fù)位。 北華航天工業(yè)學(xué)院畢業(yè)論文 18 CMDCC：向 DS18B20 發(fā)出忽略 ROM 命令，為進(jìn)入下一狀態(tài)作準(zhǔn)備。 GET_ID：從 DS18B20 中讀取 48 位 ID 值。狀態(tài)機(jī)的各種狀態(tài)如下： RESET1：對(duì) DS18B20 進(jìn)行第一次復(fù)位，然后進(jìn)入等待，等待 800μ s 后，進(jìn)入下一狀態(tài)。讀取 48 位 ID 號(hào)和讀取溫度轉(zhuǎn)換結(jié)果過(guò)程中， FPGA 還要實(shí)現(xiàn) CRC 校驗(yàn)碼的計(jì)算，保證通信數(shù)據(jù)的可靠性 。 圖 51 溫度控制器系統(tǒng)結(jié)構(gòu)圖 DS18B20 溫度采集模塊的驅(qū)動(dòng)設(shè)計(jì) 如圖 52 為 FPGA 控制 DS18B20 進(jìn)行溫度采集的 系統(tǒng) 流程圖。點(diǎn)擊 Insert Nodeor Bus 對(duì)話框中的 Node Finder?按鈕，彈出 Node Finder 窗口，在此窗口中添加信號(hào)節(jié)點(diǎn)，之后