【正文】 表 EP2C5T144C8資源 FPGA 系列 EP2C5 邏輯單元 (大約每個(gè) LE上有 50個(gè)門 ) 4,608 M4K RAM 塊 (4 Kbits+奇偶 ) 26 總的 RAM KBits 119 乘法器 13 基于 FPGA的 LCD控制器設(shè)計(jì) 29 I O / A S D O1I O / n C S O2I O / C R C _ E r r3I O / C L K U S R4V C C I O 15G N D6I O / V R E F B 1 N 07I O / D P C L K 08I O9T D O1 0T M S1 1T C K1 2T D I1 3D A T A 01 4D C L K1 5n C E1 6C L K 01 7C L K 11 8G N D1 9n C O N F I G2 0C L K 22 1C L K 32 2V C C I O 12 3I O / D P C L K 12 4I O2 5I O2 6I O2 7I O / V R E F B 1 N 12 8V C C I O 12 9I O3 0I O / P L L 1 _ O U T p3 1I O / P L L 1 _ O U T n3 2G N D3 3G N D _ P L L 13 4V C C D _ P L L 13 5G N D _ P L L 13 6VCCA_PLL137GNDA_PLL138GND39IO/DEV_OE40IO/DM1B41IO42IO43IO44IO45VCCIO446IO/DPCLK247IO48GND49VCCINT50IO/VREFB4N151IO52IO53GND56VCCIO454IO55IO57IO58IO59IO60GND61VCCINT62IO/VREFBB4N063IO/DPCLK464IO65VCCIO466IO67GND68IO69IO70IO71IO72I O / D M 1 R7 3I O7 4I O / I N I T _ D O N E7 5I O / n C E O7 6V C C I O 37 7G N D7 8I O / V R E F B 3 N 17 9I O8 0I O8 1n S T A T U S8 2C O N F _ D O N E8 3M S E L 18 4M S E L 08 5I O8 6I O / D P C L K 68 7C L K 78 8C L K 68 9C L K 59 0C L K 49 1I O9 2I O / D P C L K 79 3I O9 4V C C I O 39 5I O9 6I O9 7G N D9 8I O / V R E F B 3 N 09 9I O1 0 0I O1 0 1V C C I O 31 0 2I O / P L L 2 _ O U T p1 0 3I O / P L L 2 _ O U T n1 0 4G N D1 0 5G N D _ P L L 21 0 6V C C D _ P L L 21 0 7G N D _ P L L 21 0 8VCCA_PLL2109GNDA_PLL2110GND111IO112IO113IO114IO115VCCIO2116GND117IO118IO/DPCLK8119IO/VREFB2N0120IO121IO122GND123VCCINT124IO125IO126VCCIO2127GND128IO129GND130VCCINT131IO/VREFB2N1132IO133IO134IO135IO/DPCLK10136IO137VCCIO2138IO139GND140IO141IO/DEV_CLRn1。從資源數(shù)量、類型和引腳數(shù)量已經(jīng)符合本設(shè)計(jì)的各項(xiàng)要求。采用 300毫米晶圓，以 TSMC成功的 90nm工藝技術(shù)為基礎(chǔ)， Cyclone II器件提供了 4,608到 68,416個(gè)邏輯單元 (LE)，包括嵌入式 18*18位 乘法器、專用外部存儲(chǔ)器接口電路、 4kbit嵌入式存儲(chǔ)器塊、鎖相環(huán) (PLL)和高速差分 I/O能力 。 FPGA的選擇 選用了 Altera公司的 Cyclone II系列的 FPGA。 B為數(shù)據(jù)類型選擇： H表示數(shù)據(jù)室顯示數(shù)據(jù)， L表示數(shù)據(jù)室控制指令 C固定為 0 第二字節(jié)：（并行） 8位數(shù)據(jù)的高 4位 —— 格式 DDDD0000 第三字節(jié)：（并行） 8位數(shù)據(jù)的低 4位 —— 格式 DDDD0000 串行接口時(shí)序參數(shù)：（測(cè)試條件： T=25℃ VDD=） 用戶指令集 指令表 1：（ RE=0：基本指令集） 基于 FPGA的 LCD控制器設(shè)計(jì) 27 表 基本指令表 指令表 2：（ RE=1：擴(kuò)充指令集） 表 擴(kuò)充指令表 基于 FPGA的 LCD控制器設(shè)計(jì) 28 備注： 當(dāng)模塊在接受指令前，微處理器必須先確認(rèn)內(nèi)部處于非忙碌狀態(tài)，即讀取 BF標(biāo)志時(shí) BF需為 0，方可接受新的指令；如果在送出一個(gè)指令前并不檢查 BF標(biāo)志，那么在前一個(gè)指令和這個(gè)指令中間必須延遲一段較長(zhǎng)時(shí)間，即是等待前一個(gè)指令確實(shí)執(zhí)行完成，指令執(zhí)行的 時(shí)間參考指令表中的個(gè)別指令說(shuō)明。 基于 FPGA的 LCD控制器設(shè)計(jì) 23 其中， 1286412漢字圖形點(diǎn)陣液晶顯示模塊，可顯示漢字及圖形，內(nèi)置 8192個(gè)中文漢字（ 16X16點(diǎn)陣）， 128個(gè)字符（ 8X16點(diǎn)陣）幾 64X256點(diǎn)陣顯示 RAM(GDRAM)。 圖 系統(tǒng)設(shè)計(jì)總體框圖 系統(tǒng)開(kāi)發(fā)選用資源 液晶模塊選用 本設(shè)計(jì)選用了帶 ST7920驅(qū)動(dòng)的 LCD1286412模塊來(lái)進(jìn)行設(shè)計(jì)和調(diào)試。其中的數(shù)據(jù)分別來(lái)自中英文字符模塊，動(dòng)態(tài)數(shù)據(jù)模塊，以及圖像數(shù)據(jù)模塊。之后通過(guò)顯示控制模塊對(duì) LCD進(jìn)行顯示的控制。 要求能夠方便地使用所開(kāi)發(fā)的 LCD控制模塊，在 LCD屏幕上的任意位置顯示任意的中文以及英文字符，同時(shí)可以根據(jù)輸入的動(dòng)態(tài)數(shù)據(jù)進(jìn)行動(dòng)態(tài)輸出，另外在圖片顯示模式下可以直接將取模后的圖片顯示在 LCD上 。第三方綜合軟件的主要功能就是對(duì) HDL語(yǔ)言的源文件進(jìn)行邏輯綜合，生成 .edf 的 EDA工業(yè)標(biāo)準(zhǔn)文件，然后在 PLD廠家提供的開(kāi)發(fā)軟件中調(diào)入 .edf 文件，進(jìn)行編譯、仿真、器件編程等過(guò)程，最終完成整個(gè)設(shè)計(jì)。 5) 將適配器產(chǎn)生的期間編程文件通過(guò)編程器或下載電纜載入到目 標(biāo)芯片 FPGA 中。由于已經(jīng)得到器件的實(shí)際硬件特性，所以仿真結(jié)果能比較精確地預(yù)期未來(lái)芯片的實(shí)際性能。根據(jù)適配后的仿真模型，可以進(jìn)行適配后的時(shí)序仿真。利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。影響綜合質(zhì)量的因素有兩個(gè)，即代碼質(zhì)量和綜合軟件性能。邏輯綜合軟件會(huì)生成 EDIF（ Electronic Design Interchange Format）格式的 EDA工業(yè)標(biāo)準(zhǔn)文件。 3) 利用綜合器對(duì)源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)表文件，即將源文件調(diào)入邏輯綜合軟件進(jìn)行邏輯分析處理。對(duì)于大型設(shè)計(jì)，進(jìn)行代碼級(jí)的功能仿真主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，因?yàn)閷?duì)于大型設(shè)計(jì)，綜合、試配要花費(fèi)數(shù)小時(shí)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。此外，還可以采用圖形輸入方式，這種輸入 防式具有直觀、容易理解的優(yōu)點(diǎn)。這是高層次設(shè)計(jì)中最為普遍的輸入方式，用任何文本編輯器都可用，但通常在專用的 HDL 編輯環(huán)境中進(jìn)行，因?yàn)閷I(yè)的集成開(kāi)發(fā)環(huán)境通常提供各種結(jié)構(gòu)模版，并且可以自定義各種要素的色彩顯示，提高可讀性。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量， 基于 FPGA的 LCD控制器設(shè)計(jì) 20 提高了設(shè)計(jì)的一次成功率、 其具體步驟如下： 按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。 這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)進(jìn)行描述，在系統(tǒng)一級(jí)（層）進(jìn)行驗(yàn)證。當(dāng)然還有許多 其它類型器件，如： Lattice， Vantis，Actel， Quicklogic， Lucent等。全球 PLD/FPGA產(chǎn)品 60%以上是由 Altera和 Xilinx提供的。比較典型的就是Xilinx公司的 FPGA器件系列和 Altera公司的 CPLD器件系列，它們開(kāi)發(fā)較早，占用了較大的PLD市場(chǎng)。這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。 它們是在 PAL、 GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的，同以往的 PAL、 GAL等相比較，F(xiàn)PGA／ CPLD