【正文】 及適用范圍廣等特點(diǎn)，可用于實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，編程也很靈活，所以，被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和小批量生產(chǎn)之中 。 如今， FPGA器件已成為當(dāng)前主流的可編輯邏輯器件之一。將來的可編程邏輯器件，密度會更高、速度會更快、功耗會更低，同時還會增加更多新的功能，向著集成了可編程邏 基于 FPGA的 LCD控制器設(shè)計(jì) 15 輯、 CPU、儲存期等組件的可編程單片系統(tǒng) (SOPC)方向發(fā)展。 查找表的基本原理 查找表本質(zhì)上就是一個 RAM。當(dāng)用戶通過原理圖或 HDL語言描述了一個邏輯電路以后， FPGA開發(fā)軟件會自動計(jì)算邏輯電路的所有 可能的結(jié)果，并把結(jié)果事先寫入 RAM。 基于乘積項(xiàng)的 FPGA的邏輯實(shí)現(xiàn)原理 以一個簡單的電路為例 ,具體說明 FPGA是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)邏輯的，電路如下圖： 圖 電路圖 假設(shè)組合邏輯的輸出 (AND3的輸出 )為 f，則 f=(A+B)*C*(!D)=A*C*!D + B*C*!D (以 !D表示 D的“非”） FPGA將以下面的方式來實(shí)現(xiàn)組合邏輯 f: 圖 電路圖 2 A,B,C,D由 FPGA芯片的 管腳輸入后進(jìn)入可編程連線陣列（ PIA)，在內(nèi)部會產(chǎn)生 A,A反 ,B,B反 ,C,C反 ,D,D反 8個輸出。這樣組合邏輯就實(shí)現(xiàn)了。時鐘信號 CLK由 I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時鐘專用通道，直接連接到可編程觸發(fā)器的時鐘端。這樣 FPGA就完成了圖 3所示電路的功能。目前大規(guī)模 FPGA設(shè)計(jì)一般選擇“自頂向下”的設(shè)計(jì)方法。布局布線結(jié)果還可反標(biāo)回同一仿真器，進(jìn)行包括功能和時序的后驗(yàn)證，以保證布局布線所帶來的門延時和線延時不會影 響設(shè)計(jì)的性能。首先，由于功能描述可以完全獨(dú)立于芯片結(jié)構(gòu)，在設(shè)計(jì)的最初階段，設(shè)計(jì)師可不受芯片結(jié)構(gòu)的約束，集中精力進(jìn)行產(chǎn)品設(shè)計(jì)，進(jìn)而避免了傳統(tǒng)設(shè)計(jì)方法所帶來的重新再設(shè)計(jì)風(fēng)險，大大縮短了設(shè)計(jì)周期。目前的電子產(chǎn)品正向模塊化方向發(fā)展。而“自頂向下”設(shè)計(jì)方法的功能描述可與芯片結(jié)構(gòu)無關(guān)。 第三，設(shè)計(jì)規(guī)模大大提高。 第四，芯片選擇更加靈活。目前最為常用的功能描述方法是采用均已成為國際標(biāo)準(zhǔn)的兩種硬件描述語言 VHDL和 Verilog HDL。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體 (可以是一個元件，一個電路模塊或一個系統(tǒng) )分成外部 (或稱可 視 部分 ,及端口 )和內(nèi)部 (或稱不可視部分 )，既涉及實(shí)體的內(nèi)部功能和算法完成部分。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的 概念是 VHDL系統(tǒng)設(shè)計(jì)的基 基于 FPGA的 LCD控制器設(shè)計(jì) 17 本點(diǎn)。 1. 與其他的硬件描述語言相比， VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)域最佳的硬件描述語言。 2. VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時可對設(shè)計(jì)進(jìn)行仿真模擬。符合市場需求的大 規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實(shí)現(xiàn)。 5. VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì) Quartus II簡介 Quartus II軟件是 Altera公司在 MAX+PLUS II軟件基礎(chǔ)上推出的一種更佳的設(shè)計(jì)軟件。 Quartus II軟件比所有競爭產(chǎn)品具有更佳的集成設(shè)計(jì)環(huán)境 (例如綜合、仿真、邏輯分析和布局布線 )。集成的 Signal Tap II邏輯分析器非常易于使用，不像 MAX+PLUS II那樣，還要購買第三方開發(fā)工具。同樣，圖形激勵生成器比第三方的仿真工具更 快、更有效。 在 MAX+PLUS II軟件的基礎(chǔ)上， Quartus II軟件具有一些重要的優(yōu)點(diǎn)： 1. 支持器件： 支持 MAX 3000A、 7000AE、 MAX 7000B 和 MAX 7000S系列以及新的 MAX II系列。、 FLEX 10K174。 2. 性能： 對于 MAX 3000A、 MAX 7000AE、 MAX 7000B、 MAX 7000S、 FLEX 10K 和 ACEX設(shè)計(jì)，比 MAX+PLUS II 。 (2) 對給定的 MAX設(shè)計(jì)，所需器件資源平均少 5％。 (2)在綜合和設(shè)計(jì)實(shí)施之前， RTL瀏覽器提供 VHDL或者 Verilog設(shè)計(jì)的圖形表示 (僅限于Quartus II軟件 )。 4. 高級功能： 高級功能支持 MAX II CPLD和最新的 FPGA器件系列： (1)PowerGauge? 功率分析功能支持 MAX 3000A, MAX 7000AE和 MAX 7000B設(shè)計(jì)和最新的 FPGA器件 (即將支持 MAX II CPLD器件 )。 Quartus II軟件最新版非常實(shí)用，根本不用再回到老版本去完成一個設(shè)計(jì)。如果將 Altera CPLD或 FPGA中的 所有邏輯資源全部用上，即使這樣，仍舊能夠滿足速度需要。 核心控制芯片選擇 在數(shù)字電路中，核心控制芯片一般有單片機(jī) (MCU)、現(xiàn)場可編程門陣列 (FPGA)、復(fù)雜可編程邏輯器件 (CPLD)、數(shù)字信號處理器 (DSP)等。因此，若要實(shí)時地、不失真 基于 FPGA的 LCD控制器設(shè)計(jì) 19 地對信號進(jìn)行采集和 處理，必須采用處理速度較高的信號處理芯片。同時，由于我們對 DSP不太熟悉，若采用 DSP可能會加大編程和調(diào)試難度，延長研發(fā)周期，故也不采用該芯片；同時系統(tǒng)中對脈沖統(tǒng)計(jì)的部分需要用到 RAM， CPLD沒有自帶的 RAM模塊，對外部的 RAM操作處理起來相當(dāng)麻煩，而 FPGA采用 VHDL語言和圖形輸入， DSPBuilder等混合編程方式，又有自帶的 RAM模塊，操作比較靈活。 本設(shè)計(jì)的器件基礎(chǔ)是 FPGA(Field Programmable Gate Array)現(xiàn)場可編程門陣列，與PLD(Programmable Logic Device)可編程邏輯器件統(tǒng)稱為 PLD/FPGA，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，能完成任何數(shù)字器件的功能。 PLD/FPGA如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計(jì)一個數(shù)字系統(tǒng)。在 PCB完成以后，還可以利用 PLD/FPGA的在線修改能力，隨時修改設(shè)計(jì)而不必改動硬件電路。 PLD的這些優(yōu)點(diǎn)使得 PLD技術(shù)在 90年代以后得到飛速的發(fā)展，同時也大大推動了 EDA軟件和硬件描述語言 (HDL)的進(jìn)步。這樣的 FPGA／ CPLD實(shí)際上就是一個子系統(tǒng)部件。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。通常來說，在歐洲用 Xilinx的人多，在日本和亞太地區(qū)用 ALTERA的人多，在美國則是平分秋色?？梢灾v Altera和Xilinx共同決定了 PLD技術(shù)的發(fā)展方向。 FPGA的設(shè)計(jì)流程 FPGA開發(fā)采用的是一種高層次設(shè)計(jì)方法，這是一種“自頂向下”的方法，適應(yīng)了當(dāng)今芯片開發(fā)的復(fù)雜程度的提高、上市時間緊迫的特點(diǎn)。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)級（層）可以是印刷電路板或?qū)Ｓ眉?電路。 1) 輸入 VHDL/Verilog HDL 代碼。提高輸入效率。 2) 將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的 VHDL/Verilog HDL，然后將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。一般情況下，這一仿真步驟由 EDA工具自動進(jìn)行。也就是說將高層次描述（行為或數(shù)據(jù)流級 描述）轉(zhuǎn)換成低層次的網(wǎng)表輸出（寄存器與門級描述）。這是將高層次描述轉(zhuǎn)換為硬件電路的關(guān)鍵步驟，所以說這步在 PLD開發(fā)過程中最為關(guān)鍵。 4) 如果整個設(shè)計(jì)超出器件的宏單元或 I/O 單元資源，可以將設(shè)計(jì)劃分到多片同系列的器件中。適 配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：試配報告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；適配后的仿真模型；器件編程文件。因?yàn)椴煌骷?、不同布局布線，給延時造成的影響不同，所以對系統(tǒng)進(jìn)行時序仿真、檢驗(yàn)設(shè)計(jì)性能、消除競爭冒險是必不可少的步驟。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改源代碼或選擇不用速度品質(zhì)的器件，直至滿足設(shè)計(jì)要求。如 基于 FPGA的 LCD控制器設(shè)計(jì) 21 果選用 Altera 公司 FPGA 器件作為目標(biāo)器件，上述過程可以再 Altera 公司提供的MAX+Plus II 或 Quartus II 集成開發(fā)環(huán)境中完成，但如果選用專用的 EDA綜合工具作為補(bǔ)充，完成邏輯優(yōu)化與綜合，設(shè)計(jì)質(zhì)量會更好。 基于 FPGA的 LCD控制器設(shè)計(jì) 22 第 4章 總體 系統(tǒng)設(shè)計(jì)及 資源 系統(tǒng)設(shè)計(jì)要求 根據(jù)本系 統(tǒng)設(shè)計(jì)要求， 使用 VHDL語言，利用 Altera提供的 FPGA/CPLD開發(fā)集成環(huán)境QuartusⅡ調(diào)試開發(fā)。 系統(tǒng)設(shè)計(jì)總體框圖 系統(tǒng)設(shè)計(jì)總體框圖如圖 ， 在系統(tǒng)上電后， FPGA將首先對系統(tǒng)進(jìn)行初始化操作，在初始化操作中最重要的是寄存器的復(fù)位，顯示開關(guān)的控制，功能設(shè)置以及對顯示屏幕進(jìn)行清屏。顯示控制模塊主要負(fù)責(zé)在 LCD顯示多行字符時進(jìn)行換行操作，在用戶指定數(shù)據(jù)在屏幕的指定顯示位置時設(shè)置該位置所對應(yīng)的RAM的值，以及在圖像顯示時進(jìn)行的 ROM地址重映射算法，和對 LCD顯示區(qū)對應(yīng) RAM進(jìn)行的寫入操作。 對此模塊的設(shè)計(jì)，主體結(jié)構(gòu)以狀態(tài)機(jī)來實(shí)現(xiàn)。該模塊自帶字庫。 主要技術(shù)參數(shù)和顯示特性： 電源： VDD ~+（內(nèi)置升壓電路，無需負(fù)壓） 顯示內(nèi)容： 128 X 64行 顯示顏色：黃綠 顯示角度： 6： 00種直視 LCD類型： STN 與 MCU接口： 8位或 4位并行 /3位串行 配置 LED背光 外形尺寸 外觀尺寸： 93 70 視域尺寸： 72 40mm 圖 外觀尺寸圖 外形尺寸 表 外形尺寸表 基于 FPGA的 LCD控制器設(shè)計(jì) 24 模塊引腳說明 表 模塊引腳 邏輯工作電壓（ VDD）： ~ 電源地（ GND）： 0V 工作溫度（ Ta）： 0~+50℃（常溫） / 20~70℃（寬溫） 接口 時序 模塊有并行和串行兩種連接方法（時序如下）： a) 8位并行連接時序圖 基于 FPGA的 LCD控制器設(shè)計(jì) 25 圖 MPU寫資料到模塊 圖 MPU從模塊讀出資料 b) 串行連接時序圖 圖 串行時序圖 基于 FPGA的 LCD控制器設(shè)計(jì) 26 表 時鐘周期表 串行數(shù)據(jù)傳送共分三個字節(jié)完成： 第一字節(jié)：串口控制 —— 格式 11111ABC A為數(shù)據(jù)傳送方向控制： H表示數(shù)據(jù)從 LCD到 MCU， L表示數(shù)據(jù)從 MCU到 LCD。 “ RE”為基本指令集與擴(kuò)充指令集的選擇控制元，當(dāng)變更“ RE”位元后，往后的指令集將維持在最后的狀態(tài)，除非再次變更“ RE”位元，否則使用相同指令集時，不需每次重設(shè)“ RE”位元。它 采用全銅層、低 K值、 SRAM工藝設(shè)計(jì)，裸片尺寸被盡可能最小的優(yōu)化。 核心 FPGA型號為 EP2C5T144C8，它具有 4608個邏輯單元， 119kbits 內(nèi)部 RAM， 13個內(nèi)嵌 18*18位硬件乘法器， 144個引腳。其芯片引腳如圖 31所示，下載 /編程接口電路圖如圖 ，內(nèi)核電壓和 IO口電壓分別由