【正文】 use 。 q: out integer range 0 to 255)。architecture sq_1 of square issignal a: bit。beginprocess(clk,clr)beginif clk39。139。if t 32 then13q= 255。end if。 end process。三角波 library ieee。use 。q:out std_logic_vector(7 downto 0))。architecture delta_arc of delta isbegin process(clk,reset) variable tmp:std_logic_vector(7 downto 0)。 begin if reset=39。 then tmp:=00000000。event and clk=39。then if a=39。then if tmp=11111000then tmp:=11111111。139。 end if。 a:=39。14 else tmp:=tmp8。 end if。 q=tmp。end delta_arc。use 。entity sin isport(clk,clr:in std_logic。end sin。begin if clr=39。 then d=0。event and clk=39。 then if tmp=63 then tmp:=0。 end if。 when 01=d=254。 when 03=d=249。 when 05=d=239。 15 when 07=d=225。 when 09=d=207。 when 11=d=186。 when 13=d=162。 when 15=d=137。 when 17=d=112。 when 19=d=87。 when 21=d=64。 when 23=d=43。 when 25=d=26。 when 27=d=13。 when 29=d=4。 when 31=d=0。 when 33=d=1。 when 35=d=8。 when 37=d=19。 when 39=d=34。 when 41=d=53。 when 43=d=75。 when 45=d=99。 when 47=d=124。 when 49=d=150。 when 51=d=174。 when 53=d=197。 when 55=d=217。 when 57=d=233。 when 59=d=245。 when 61=d=252。 when 63=d=255。 end case。end process。附錄 4：波形輸出控制程序module change(clk,KEY1,dlta,sqra,sina,q_out,selt)。input KEY1。output [7:0]q_out。17reg [9:0] t。reg [7:0] q_out。initial begin tmp=239。 t=500。b0) t=0。 end always (posedge clk) begin if(t==100) begin if(tmp239。 else tmp=239。 end endalways (posedge clk) begin case(tmp) 239。 239。 239。 endcase endalways (posedge clk) begin 18 case(tmp) 239。 239。 239。 endcase endendmodule附錄 5：100K 分頻器,向 A/D 芯片提供時鐘頻率module clk_div(reset,f_50m,f_100k)。 output f_100k。 reg [12:0]i。 i=0。 f_100k=~f_100k。 end endendmodule附錄 6：控制 A/D 周期轉(zhuǎn)換程序19module ad_clk(reset,f_50m,rd,wd)。 output rd,wd。 reg [31:0]i。 wd=0。 end else begin if(i= =5000000) begin i=0。 rd=0。end end endmodule附錄 7：C 語言程序設(shè)計/* * Hello World example. * This example prints 39。 to the STDOUT stream. It runs on * the Nios II 39。, 39。, 39。, and 39。 example * designs. It runs with or without the MicroC/OSII RTOS and requires a STDOUT * device in your system39。 d0=0。// ,display 0 d2=data1/a1。// ,display value d3=data1/a2。// ,display value d4=data2%a1。d5=d5%a1。// ,display 0 d7=0。//move the value to the d2=8。//move the value to the d4=16。//move the value to the d6=24。//move the value to the //pose 32 bit data led=(d0|d1|d2|d3|d4|d5|d6|d7)。 }//**************************************int main(){ u8 key3,key2,k3=1,k2=0。 u32 seg7_data1,seg7_data2,seg7_data3,led_data。 while(1) { key3=IORD_ALTERA_AVALON_PIO_DATA(KEY3_BASE)。 if(k3==10) k2=0。 key3=IORD_ALTERA_AVALON_PIO_DATA(KEY3_BASE)。 else k3=1。 } if(key2==0) {22 usleep(50000)。 if(key2==0) { if(k3==10) { k2=0。 } else if(k29) k2++。 } while(key2==0) key2=IORD_ALTERA_AVALON_PIO_DATA(KEY2_BASE)。 seg7_data1=temp。 temp1=2*temp。 yu_zhi=(156250/temp1)%10。 else data=zheng_zhi+1。 if(selt_data==1) seg7_data3=1。 else if (selt_data==3) seg7_data3=3。 //***************read A/D******************************* ad_data=IORD_ALTERA_AVALON_PIO_DATA(DATA_IN_BASE)。 yushu=ad_data%5。 IOWR_ALTERA_AVALON_PIO_DATA(DATA_BASE,data)。 IOWR(SEG7_DISPLAY_BASE,0,led_data)。}《基于 FPGA 的多波形發(fā)生器的設(shè)計》論文評語論文結(jié)構(gòu)合乎撰寫規(guī)范，文字表述流暢，思路清晰，邏輯性強。設(shè)計方案合理，技術(shù)路線可行，實現(xiàn)了正弦波、方波和三角波信號的輸出，并且輸出信號的頻率及幅度穩(wěn)定、準(zhǔn)確，調(diào)節(jié)方便，并能以數(shù)字形式顯示輸出信號的頻率和幅度，各項性能指標(biāo)達(dá)到了設(shè)計的要求。從論文中反映出，該同學(xué)掌握了比較扎實的基礎(chǔ)理論知識和專業(yè)知識，具有一定的綜合運用所學(xué)知識和技能分析問題和解決問題的能力