【正文】 了 FPGA 所需的硬件系統(tǒng)設(shè)計(jì)及其軟件開(kāi)發(fā)。軟件設(shè)計(jì)類似于傳統(tǒng)的嵌入式軟件設(shè)計(jì)，它是在硬件設(shè)計(jì)的基礎(chǔ)上根據(jù)處理器所支持的指令集及在集成開(kāi)發(fā)環(huán)境 Nios II IDE 下編寫的程序代碼，然后對(duì)代碼進(jìn)行編譯與調(diào)試。實(shí)現(xiàn)了系統(tǒng)的高度集成。本設(shè)計(jì)的系統(tǒng)框圖如圖 所示。其內(nèi)部結(jié)構(gòu)圖及引腳連接如圖 所示。 NiosⅡ軟核處理器 Nios II 系列嵌入式處理器是一款通用的 RISC 結(jié)構(gòu)軟核 CPU，具有 32 位指令、32 位數(shù)據(jù)和4地址路徑、32 位通用寄存器和 32 個(gè)外部中斷源。(1) Nios II CPU 系統(tǒng)的設(shè)計(jì) [8]FPGA 芯片采用 Altera 公司 CyctoneII 系列的 EP2C35F672C6N，系統(tǒng)時(shí)鐘 50MHz，根據(jù)所設(shè)計(jì)的多波形發(fā)生器的要求，在 SOPC Builder 所構(gòu)建的 Nios II CPU 系統(tǒng)中有以下可選的內(nèi)核：Nios II/f（快速）——最高的系統(tǒng)性能，中等資源利用率；Nios II/s（標(biāo)準(zhǔn)）——高性能，低資源利用率；Nios Il/e（經(jīng)濟(jì)）——低性能，最低的資源利用率。通過(guò)按鍵的改變便可以產(chǎn)生不同的分頻系數(shù)，不同的分頻系數(shù)便有不同的頻率輸出，從而實(shí)現(xiàn)了輸出頻率的控制。oscf具體程序見(jiàn)附錄 2。方波的產(chǎn)生：通過(guò)交替輸出全 0 和全 l，給以適當(dāng)?shù)难訒r(shí)實(shí)現(xiàn)。為了使輸出波形的幅度穩(wěn)定，本設(shè)計(jì)采用了保險(xiǎn)的程序?qū)懛?，具體 Verilog 實(shí)現(xiàn) [9] 見(jiàn)附錄 4。圖 為 DAC0832 的引腳圖。XFER圖 外圍電路的 SCH 圖6圖 中，當(dāng) ILE 為高電平，片選信號(hào) 和寫信號(hào) 為低電平時(shí)，輸入寄存器控制信號(hào)CSWR1為 1，這種情況下，輸入寄存器的輸出隨輸入而變化。(2) IOUT1 ：模擬電流輸出端 1，當(dāng) DAC 寄存器中數(shù)據(jù)全為 1 時(shí)，輸出電流最大，當(dāng) DAC 寄存器中數(shù)據(jù)全為 0 時(shí)，輸出電流為 0。V REF端與 D/A 內(nèi)部 T 形電阻網(wǎng)絡(luò)相連。圖 為 FPGA 和 DAC0832 直通方式輸出連接圖，運(yùn)放輸出電路輸出電壓為 UOUT=(D/256)*VREF。ADC0804 是一個(gè) 20 引腳的芯片，引腳排列如圖 示。 :外部寫數(shù)據(jù)控制信號(hào)。:轉(zhuǎn)換結(jié)束輸出信號(hào)。Vin():輸入信號(hào)電壓的負(fù)極。參考電源取輸入信號(hào)電壓（最大值）的二分之一。CLK R:時(shí)鐘輸入端。復(fù)位信號(hào)的時(shí)序如圖 中的圖 A，在實(shí)現(xiàn)片選（ ＝0）的前提下，使用一個(gè)讀信號(hào)的下降沿就可以復(fù)位信號(hào)。3 軟件設(shè)計(jì)本設(shè)計(jì)的軟件部分是運(yùn)用 NiosII IDE 開(kāi)發(fā)軟件和 C 語(yǔ)言來(lái)對(duì) NiosII 核進(jìn)行編程，用 Quartus II 軟件來(lái)進(jìn)行數(shù)字電路模塊的設(shè)計(jì)，用 VHDL、VerilogHDL 語(yǔ)言來(lái)編寫程序。即可從示波器看到輸出波形光柵。方波模塊 用于設(shè)定一個(gè)變量 t，每到來(lái)一個(gè)脈沖，檢測(cè)它是否小于 32。4 系統(tǒng)測(cè)試及結(jié)果分析采用該信號(hào)發(fā)生器能產(chǎn)生正弦波、方波和三角波三種周期性波形，且輸出波形無(wú)明顯失真。圖 用邏輯分析儀仿真的結(jié)果圖 三角波的實(shí)際輸出圖 方波的實(shí)際輸出10圖 正弦波的實(shí)際輸出 5 結(jié)束語(yǔ)通過(guò)該次畢業(yè)設(shè)計(jì)發(fā)現(xiàn)自己所學(xué)知識(shí)很缺乏，特別是有關(guān) VHDL 編程方面。參考文獻(xiàn)：[1]　潘松、黃繼業(yè)．EDA 技術(shù)實(shí)用教程[M]．北京：科技出版社，．[2]　王振紅．?dāng)?shù)字電路設(shè)計(jì)與應(yīng)用實(shí)踐教程．北京:機(jī)械工業(yè)出版社，．[3]　蕭家源，．北京：北京科學(xué)出版社，2020．[4]　褚振勇， 設(shè)計(jì)及應(yīng)用[M]．西安：西安電子科技大學(xué)出版社，2020．[5]　江國(guó)強(qiáng)．SOPC 技術(shù)應(yīng)用．北京：機(jī)械工業(yè)出版社，．[6]　范秋華，張冬梅，基于 VHDL 的可編程分頻器在波形發(fā)生器中的應(yīng)用[J].青島大學(xué)學(xué)報(bào)，2020，16(4):6871．[7]　侯伯亨，顧新．VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)[M]．西安：西安電子科技大學(xué)出版社，2020．[8]　周立功．SOPC ．北京：北京航空航天大學(xué)出版社，．[9] 王金明．?dāng)?shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL[M]．北京：電子工業(yè)出版，．[10] 王昊、李昕．集成運(yùn)放應(yīng)用電路設(shè)計(jì) 360 例．北京：電子工業(yè)出版社，．[11] 周立功．SOPC ．北京：北京航空航天大學(xué)出版社，．11附錄:附錄 1 外圍電路圖附錄 2 分頻器程序library ieee。 q:out std_logic)。 begin if clk39。039。 else if c=1 then b:=39。 end if。 end process。use 。architecture sq_1 of square issignal a: bit。139。end if。三角波 library ieee。q:out std_logic_vector(7 downto 0))。 begin if reset=39。event and clk=39。then if tmp=11111000then tmp:=11111111。 end if。14 else tmp:=tmp8。 q=tmp。use 。end sin。 then d=0。 then if tmp=63 then tmp:=0。 when 01=d=254。 when 05=d=239。 when 09=d=207。 when 13=d=162。 when 17=d=112。 when 21=d=64。 when 25=d=26。 when 29=d=4。 when 33=d=1。 when 37=d=19。 when 41=d=53。 when 45=d=99。 when 49=d=150。 when 53=d=197。 when 57=d=233。 when 61=d=252。 end case。附錄 4：波形輸出控制程序module change(clk,KEY1,dlta,sqra,sina,q_out,selt)。output [7:0]q_out。reg [7:0] q_out。 t=500。 end always (posedge clk) begin if(t==100) begin if(tmp239。 end endalways (posedge clk) begin case(tmp) 239。 239。 239。 endcase endendmodule附錄 5：100K 分頻器,向 A/D 芯片提供時(shí)鐘頻率module clk_div(reset,f_50m,f_100k)。 reg [12:0]i。 f_100k=~f_100k。 output rd,wd。 wd=0。 rd=0。 to the STDOUT stream. It runs on * the Nios II 39。, 39。 example * designs. It runs with or without the MicroC/OSII RTOS and requires a STDOUT * device in your system39。// ,display 0 d2=data1/a1。// ,display value d4=data2%a1。// ,display 0 d7=0。//move the value to the d4=16。//move the value to the //pose 32 bit data led=(d0|d1|d2|d3|d4|d5|d6|d7)。 u32 seg7_data1,seg7_data2,seg7_data3,led_data。 if(k3==10) k2=0。 else k3=1。 if(key2==0) { if(k3==10) { k2=0。 } while(key2==0) key2=IORD_ALTERA_AVALON_PIO_DATA(KEY2_BASE)。 temp1=2*temp。 else data=zheng_zhi+1。 else if (selt_data==3) seg7_data3=3。 yushu=ad_data%5。 IOWR(SEG7_DISPLAY_BASE,0,led_data)。設(shè)計(jì)方案合理，技術(shù)路線可行，實(shí)現(xiàn)了正弦波、方波和三角波信號(hào)的輸出，并且輸出信號(hào)的頻率及幅度穩(wěn)定、準(zhǔn)確，調(diào)節(jié)方便，并能以數(shù)字形式顯示輸出信號(hào)的頻率和幅度，各項(xiàng)性能指標(biāo)達(dá)到了設(shè)計(jì)的要求