【正文】 在本系統(tǒng)中，由于 SDRAM 沒有采用三態(tài)總線，因此 SDRAM controller IP 核可以直接與 Avalon 總線相連。 37 avalonM M Tristate 總線橋 IP 核 Avalontristate 總線橋 IP 核用來實(shí)現(xiàn)片內(nèi) Avalon 總線到片外三態(tài)總線的轉(zhuǎn)換。 SPI 既能實(shí)現(xiàn)主協(xié)議，也能實(shí)現(xiàn)從協(xié)議。波特率配置為115200bps，而且需要設(shè)置為可通過軟件寫寄存器改變，從而方便在程序中修 改波特率；數(shù)據(jù)格式為 8 位數(shù)據(jù)位， 1 位停止位，無須校驗(yàn)位。在 Nios II 系統(tǒng)中，用戶可以根據(jù)需要添加配置多個(gè) UART。 Timer IP 核配置相對比較簡單，主要包括相關(guān)寄存器的設(shè)置。讀 /寫 FIFO 比較耗費(fèi) FPGA 片內(nèi)存儲器和邏輯資源，本系統(tǒng)設(shè)置為 64bits；中斷閾值表示當(dāng)數(shù)據(jù)還有多少字節(jié)填滿或清空讀 /寫 FIFO 時(shí)產(chǎn)生中斷信號，因?yàn)樽x /寫 FIFO 深度設(shè)置為 64bits，所以中斷閾值設(shè)置為 8 即可。本系統(tǒng)集成了浮點(diǎn)運(yùn)算指令。 JTAG Debug 模塊內(nèi)嵌于 Nios II 內(nèi)核，用于對 Nios II 處理器進(jìn)行調(diào)試。 JTAG 調(diào)試模塊 可訪問高達(dá) 2 Gbytes 的外部地址空間 存儲器管理單元（ MMU） 所 有的這三種內(nèi)核都使用共同的 32 位的指令集結(jié)構(gòu)（ ISA）和 100%兼容的二進(jìn)制代碼。 除了核心的 Altera Cyclone‖ FPGA 芯片，整個(gè)預(yù)測控制器還包括一部分外圍輔助 電路，包括存儲器， A/D 轉(zhuǎn)換器， UART 收發(fā)器。 32 第 5 章 預(yù)測控制器設(shè)計(jì)方案 整體方案如圖 圖 整體方案 考慮 FPGA 實(shí)現(xiàn)方法和 MPC 算法的特點(diǎn)，采用 Nios ‖嵌入式軟核處理器。 圖 D/A 轉(zhuǎn)換電路 下圖中的模塊是將 D/A 轉(zhuǎn)換器的硬件程序封裝成模塊，以便在以后使用，這里為了驗(yàn)證其正確性搭建了如下模塊。 圖 移位寄存器 的 仿真結(jié)果 A/D 轉(zhuǎn)換模塊： A/D 轉(zhuǎn)換 電路是將輸入的模擬信號進(jìn)行模數(shù)轉(zhuǎn)換，使其成為 FPGA 能夠處理的數(shù)字信號。 移位寄存器： 由于在預(yù)測控制算法中，進(jìn)行預(yù)算的變量值 一般都是矩陣形式，所以為了在FPGA 中能夠?qū)仃囘M(jìn)行運(yùn)算，本文中設(shè)計(jì)利用串入串出移位寄存器來實(shí)現(xiàn)矩陣的存儲和計(jì)算，通過移位對矩陣中各個(gè)變量進(jìn)行操作。在 Quartus II中搭建模塊圖實(shí)現(xiàn)算法或者編寫硬件描述語言實(shí)現(xiàn)，最后封裝為 IP 單元，在實(shí)現(xiàn)預(yù)測控制算法是進(jìn)行調(diào)用。 遞推求逆 利用求逆公式對上式求逆，得 : TnnnnnTnnnnKPKPKKPPP111111111001000000???????????????????????????????????????? () 由前面可知， Pn和 Pn1為對稱矩陣， 也為對稱矩陣， 引入列向量： () ?????????????? ? 00000 01 nnn KGGTnnn KPL 110 0 ?? ??????? ?110 0?? ?????? ?nP 25 所以，前式可表示為： nnTnnnn LKLLPP ?????????????10 0 1111? () 所以上式為求解矩陣 Pn的遞推公式，且初值為： ???? 2111 1gP () 26 第 4 章 預(yù)測控制 FPGA 實(shí)現(xiàn)的基本單元介紹 由于 FPGA 所能執(zhí) 行的必須是二進(jìn)制數(shù)字量，而且所以的運(yùn)算都是基于加法和移位運(yùn)算。 廣義預(yù)測控制的計(jì)算主要在于矩陣求逆，起計(jì)算量隨求逆階次的增加呈指數(shù)關(guān)系增長。 改進(jìn)的廣義預(yù)測控制算法 廣義預(yù)測控制的基本算法受 )( 1?qC 多項(xiàng)式穩(wěn)定的限制，同時(shí)還需求解Diophantine 方程，而且在算法中未直接考慮到時(shí)滯的影響。 CARIMA 模型描述的離散系統(tǒng) : ??? ????? /)()()()()()( 11)1(1 tqCtuqBqtyqA d ? () 其中 1?q 是一步后移算子， )(t? 為零均值隨機(jī)的白噪聲， 11 ???? q 表示差分算子。因此，不僅狀態(tài)方程，傳遞函數(shù)這類傳統(tǒng)的模型可作為預(yù)測模型，而且那些易于在線辨識并能描述不穩(wěn)定系統(tǒng)的受控自回歸滑動平均模型和受控自回歸積分滑動平均模型等都可以作為預(yù)測模型。圖 為預(yù)測控制的原理結(jié)構(gòu)圖。它具有預(yù)測模型，滾動優(yōu)化，在線反饋校正和柔化作用等優(yōu)點(diǎn)的一種新型控制算法，是控制論中模型，控制和反饋概念的具體體現(xiàn)。接下來可以在 IDE 的指令集仿真器（ ISS）上仿真軟件和運(yùn)行 /調(diào)試軟件，也可以將可執(zhí)行文件下載到在目標(biāo)板上對軟件進(jìn)行調(diào)試。 軟件系統(tǒng)開發(fā)使用 Nios II IDE。其中，硬件設(shè)計(jì)主要基于 Quartus II 和 SOPC Builder，軟件設(shè)計(jì)則基于 Nios II IDE。 16 SignalTap II 邏輯分析儀是 Altera 的第二代系統(tǒng)級調(diào)試工具，能夠獲取、顯示 FPGA/SOPC 系 統(tǒng)的實(shí)時(shí)信號，幫助設(shè)計(jì)者在其系統(tǒng)設(shè)計(jì)中觀察硬件和軟件的交互作用，從而方便地進(jìn)行系統(tǒng)調(diào)試。設(shè)計(jì)者還可簡單地創(chuàng)建他們自己的定制的 SOPCBuiler 組件。 SOPC Builder 可以快速地開發(fā)定制的方案，重建已經(jīng)存在的方案，并為其添加新的功能，提高系統(tǒng)的性能。 15 Quartus II 設(shè)計(jì)軟件具有很高的性能和易用性。 Nios II 嵌入式處理器的特性： II 處理器核 Nios II 處理器系列由三個(gè)不同的內(nèi)核組成，可以靈活地控制成本和性能，從而擁有廣泛的應(yīng)用空間； 開發(fā)人員可以在 Nios II 處理器核內(nèi)增加硬件，用來執(zhí)行復(fù)雜運(yùn)算任務(wù)，為時(shí)序要求緊張的軟件提供加速算法； 調(diào)試 模塊 JTAG 調(diào)試模塊提供了通過本地或遠(yuǎn)端 PC 主機(jī)實(shí)現(xiàn) Nios II 處理器的在芯片控制、調(diào)試和通訊功能，這是 Nios II 處理器的一個(gè)極具競爭力的特性； Nios II 開發(fā)套件包括一套標(biāo)準(zhǔn)外圍設(shè)備庫，在 Altera 的 FPGA 中可以免費(fèi)使用。定制外設(shè)可由設(shè)計(jì)者自行設(shè)計(jì)并集成到 Nios II 處 14 理器系統(tǒng)。 Nios II 處理器具有完善的軟件開發(fā)套件，包括編譯器、集成開發(fā)環(huán)境（ IDE）、JTAG調(diào)試器、實(shí)時(shí)操作系統(tǒng)（ RTOS）和 TCP/IP 協(xié)議棧。 Altera 的 Stratix、Stratix GX、 StratixII 和 Cyclone II、 Cyclone III 系列 FPGA 全面支持 Nios II 處理器，以后推出 的 FPGA 器件也將全面支持 Nios II 處理器。最具有代表性的嵌入式軟核處理器是 Altera 公司的 NiosII 軟核處理器。這樣就能使得 FPGA 靈活的硬件設(shè)計(jì)和硬件實(shí)現(xiàn)與處理器強(qiáng)大的軟件功能結(jié)合，高效地實(shí)現(xiàn) SOPC 系統(tǒng)。 SOPC 結(jié)合了 SoC 和 FPGA 各自的優(yōu)點(diǎn)，具備以下基本特征： 1) 至少包含一個(gè)以上的嵌入式處理器 IP Core； 2) 具有小容量片內(nèi)高速 RAM 資源； 3) 豐富的 IP Core 資源可供靈活選擇； 4) 足夠的片上可編程邏輯資源； 5) 單芯片、低功耗、微封裝。 可以說， FPGA 芯片是目前小批量系統(tǒng) 提高系統(tǒng)集成度、可靠性的最佳選擇之一。從最初的 1200 個(gè)可用門， 90 年代時(shí)幾十萬個(gè)可用門，發(fā)展到目前數(shù)百萬門至上千萬門的單片 FPGA 芯片， Xilinx、 Altera 等世界頂級廠商已經(jīng)將 FPGA 器件的集成度提高到一個(gè)新的水平。有全局性的專用布線資源，用以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線；有長線資源，用以完成器件 Bank（分區(qū)）間的一些高速信號和一些第二全局時(shí)鐘信號的布線；還有短線資源，用以完成基本邏輯單元之間的邏輯互聯(lián) 與布線。目前， FPGA 一般是基于 SRAM 工藝的， 10 其基本可編程邏輯單元幾乎都是由查找表（ LUT， Look Up Table）和寄存器（ Register）等模塊組成的。此外，還包含其他一些模塊，如 RAM、 PLL、硬件乘法器、 DSP 模塊等。盡管這些廠商生產(chǎn)的 FPGA 品種和型號繁多，具體結(jié)構(gòu)和性能指標(biāo)各有特色，但它們都有一個(gè)共同之處，即由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊，從而實(shí)現(xiàn)不同的設(shè)計(jì)。 FPGA 的出現(xiàn)既解決了原有可編程器件門電路數(shù)有限的缺點(diǎn)，又克服了 ASIC（ Application Specfic Integrated Circuit，專用集成芯片）的不足，是一種新型的電路實(shí)現(xiàn)技術(shù)。 7 主要內(nèi)容 本文主要完成了以下工作： 1. 廣義預(yù)測控制算法，并進(jìn)行了 Matlab/Simulink 數(shù)字仿真； 2. 采用基于 Nios II 嵌入式軟核處理器的 FPGA/SOPC 方案，利用 SOPC Builder 在 FPGA 芯片上構(gòu)建 SOPC 系統(tǒng)，完成其硬件系統(tǒng)與軟件系統(tǒng)的設(shè)計(jì)，主要包括 Nios II 內(nèi)核及標(biāo)準(zhǔn)組件的配置、自定制指令設(shè)計(jì)及自定制組件設(shè)計(jì)等，設(shè)計(jì)完 成基于 FPGA 的預(yù)測控制器 。 4) 高靈活性及低功耗： FPGA 的現(xiàn)場可編程性，使用戶可以反復(fù)地編程、擦除、使用，或者保持在外圍電路不變的情況下，采用不同設(shè)計(jì)就可以實(shí)現(xiàn)不同的功能。而采用 SOPC（ System On Programmable Chip， SOPC）技術(shù)，可以在一片 FPGA 芯片上實(shí)現(xiàn)整個(gè)預(yù)測控制器，從而使預(yù)測控制器的體積大大縮小，可以實(shí)現(xiàn)控制器的微型化，這樣會使控制器的可植入性得到很大提高。這是本文采用的方案。二是基于 Nios II 軟核處理器的 SOPC 方案，這種方案中， FPGA 中嵌入了一個(gè)軟核處理器 —— Nios II 嵌入式處理器。最近十年， FPGA 已被成功應(yīng)用于很多領(lǐng)域，如通信、數(shù)據(jù)處理、儀器、工 業(yè)控制、軍事和航空航天等。特別是在快速系統(tǒng)中，由于預(yù)測算法優(yōu)化過程中有多維搜 索的復(fù)雜性，使整個(gè)算法的快速性受到限制。這也是預(yù)測控制在新應(yīng)用中面臨的迫切問題。作為先進(jìn)控制和過程控制的典型代表，它的出現(xiàn)對復(fù)雜工業(yè)過程控制產(chǎn)生了深刻影響，是一類很有發(fā)展前途的新型計(jì)算機(jī)控制算法。 4 預(yù)測控制正是在工業(yè)實(shí)踐過程中逐步發(fā)展起來的一種新型 的計(jì)算機(jī)控制算法。但隨著科學(xué)技術(shù)的不斷進(jìn)步和工業(yè)生產(chǎn)的迅速發(fā)展，對大型、復(fù)雜和不確定性系統(tǒng)實(shí)行自動控制的要求不斷提高，使得現(xiàn)代控制理論的局限性日益明顯。 ” “ 但是，我們看到，包括英特爾和 ARM 在內(nèi)的一些廠商已經(jīng)宣布將開發(fā)集成傳統(tǒng) CPU 與 FPGA 芯片的微晶片。范德堡韋德的研究團(tuán)隊(duì)給每個(gè)內(nèi)核分配一定量的專用存儲空間，從而加快了處理器的運(yùn)算速度。 范德堡韋德 (Wim Vander Bau Whe De)博士和美國馬薩諸塞大學(xué)盧維爾分校的同行共同實(shí)施。這樣一 來，用戶可以將晶體管劃分成一個(gè)個(gè) “ 小群體 ” ，要求每個(gè)“ 小群體 ” 完成不同的任務(wù)。這項(xiàng)突破或?qū)⒃诮窈髱啄觊_啟一個(gè)超高速運(yùn)算的新時(shí)代，使家庭用戶不再對運(yùn)行緩慢的電腦系統(tǒng)感到沮喪。近年來，模型預(yù)測控制的應(yīng)用逐漸跨越工業(yè)控制，而延伸到航空、機(jī)電、網(wǎng)絡(luò)、交通等眾多領(lǐng)域。 Matrix inversion。矩陣求逆 。最后用 Modelsim 仿真軟件對各模塊進(jìn)行了仿真，給出了仿真結(jié)果。 本文在 Xilinx 公司的集成開發(fā)環(huán)境 中，采用硬件描述語言 HDL 編程，調(diào)用 IP 核等輸入方式，完成了預(yù)測控制改進(jìn)算法的 PPGA 設(shè)計(jì)與實(shí)現(xiàn)。論文首先介紹了廣義預(yù)測控制算法以及改進(jìn)的算法，由于算法主要涉及矩陣相關(guān)的運(yùn)算需要進(jìn)行大量的數(shù)據(jù)計(jì)算和處理，為了減少數(shù)據(jù)計(jì)算的復(fù)雜性， 從實(shí)現(xiàn)算法的控制器的硬件結(jié)構(gòu)上改進(jìn)，因此采用 FPGA陣列處理器實(shí)現(xiàn)預(yù)測控制系統(tǒng)。 設(shè)計(jì)中的各模塊均采用 HDL 通用硬件描述語言進(jìn) 行描述，對仿真結(jié)果進(jìn)行了分析表明 :采用 FPGA 陣列處理器實(shí)現(xiàn)預(yù)測控制系統(tǒng)，能大幅提高預(yù)測控制的在線優(yōu)化速度，減小控制器面積，擴(kuò)大預(yù)測控制的應(yīng)用領(lǐng)域 . 關(guān)鍵詞 :預(yù)測控制算法 。并行運(yùn)算 II Design of predictive controller based on FPGA Abstract With the development of adaptive control, predictive control is proposed.