【正文】 雖然在各種問題的伴隨下，基本完成了本次設(shè)計，但是對于自身存在的不足之處，在今后 的工作生活中會不斷改善，彌補不足。例如，在起初編寫程序時，關(guān)于計時器模塊的設(shè)計，一開始用了許多方案都沒能成功，后來經(jīng)過多方查閱相關(guān)資料，總結(jié)人家的設(shè)計經(jīng) 驗，終于完成了自己的計時器設(shè)計。最后，根據(jù)整個設(shè)計過程撰寫論文。 結(jié)論 26 結(jié) 論 本設(shè)計是基于 FPGA 的交通燈控制器設(shè)計，為完成這個設(shè)計下了不少功夫。交通信號燈一開始處于 A 狀態(tài)，即主干道亮綠燈而支干道亮紅燈的狀態(tài)，并從 35 秒開始倒計時。接著，點擊開始按鈕 start，計算機就開始將交通燈控制器的編程文件向 FPGA 硬件下載了，下載電纜的指示燈變成藍(lán)色。 （ 2） JTAG 模式下載。 （ 1） 配置下載電纜。 圖 57 主支干道有車仿真圖 5 軟件仿真 22 圖 58 支干道有車而主干道無車仿真圖 圖 59 主干道有車而支干道無車仿真圖 6 硬件測試與結(jié)果 23 6 硬件測試與結(jié)果 硬件下載測試 引腳分配 將交通燈控制器的編程文件下載到硬件進(jìn)行測試驗證之前，要進(jìn)行引腳分配，將輸入和輸出信號鎖定到目標(biāo)器件的引腳上。編輯波形時，先選中輸入引腳名，然后用鼠標(biāo)在其右邊輸入波形上選擇需要改變的黑色區(qū)域，接著在左邊工具欄中選擇相關(guān)按鈕進(jìn)行設(shè)置。 （ 2） 添加引腳。 （ 4）編譯成功后，點擊菜單欄的 “ File ” → “ Create(Update)”→“ Create Symbol Files for Current File”來生成圖元符號，在圖元符號上添加輸入輸出引腳就得到了該設(shè)計的頂層電路。 （ 2） 在建立完成的工程中添加交通燈控制器系統(tǒng)程序文件，在菜單欄目中點擊“ File”→“ New” ,彈出文件類型選擇框，選擇 Verilog HDL，點擊“ OK” ,在編輯窗口輸入交通燈控制器的源程序，并點擊保存。 QuartusⅡ 軟件的設(shè)計流程 對 FPGA 的開發(fā)設(shè)計分為不同的階段，設(shè)計者可以使用 QuartusⅡ 軟件通過一系列來建立、組織和管理設(shè)計。ha) …… 5 軟件仿真 17 5 軟件仿真 QuartusⅡ 軟件簡介 QuartusⅡ 軟件概述 QuartusⅡ 軟件是 21 世紀(jì)初推出的新一代 FPGA/CPLD 集成開發(fā)軟件，提供了邏輯設(shè)計、綜合、布局布線、仿真驗證以及對器件編程等功能，是 MAX+PLUSⅡ軟件更新?lián)Q代的替代產(chǎn)品。h0。 Hour[7:4]=Hour[7:4]+139。b1。直到分十位和分個位分別計到 5 和 9 時向時個位進(jìn)位，時個位加 1，同時分的十位和個位都清零重新計數(shù)。 Hour[3:0]表示秒個位， Hour[7:4]表示秒十位， Hour[11:8]表示分個位， Hour[15:12]表 示分十位， Hour[19:16]表示時個位， Hour[23:20]表示時十位。后一個 always 塊則是對時間順序的倒排，時間的狀態(tài)在往后遞加，但顯示出來的時間卻是遞減的。b0110000； SM2=739。 1:Timer=31。根為了容易實現(xiàn)倒計時，在這里將時間分成多個狀態(tài)，每個狀態(tài)表示一個時間，把時間按照倒序排列，并且將兩只七段數(shù)碼管分別進(jìn)行描述，而不需要位選信號。d24000) begin count=1539。本次設(shè)計選用第二種分頻方法分頻得到 1KHz 時鐘信號clk_1khz 和 1Hz 時鐘信號 clk_1hz。end end …… 以上部分程序主要是對交通信號第一個工作狀態(tài) S0 的描述，用 A 表示是主干道通行的情況， B 表示主干道通行像支干道切換過渡的情況， E 表示主支干道都可以通行的情況， Deng 表示的是主干道和支干道的交通信號燈， Timer 是倒計時顯示部分， clears 是針對倒計時的操作。end else if(Timer==35) begin state=B。 if(m==1) begin state=E。前面已經(jīng)對交通信號燈所有 的工作狀態(tài)做了明確描述，也畫出了狀態(tài)轉(zhuǎn)換圖，現(xiàn)在只需要根據(jù)狀態(tài)轉(zhuǎn)換圖用 Verilog HDL 將其按照合理地語法規(guī)則表達(dá)出來即可。另外，對于測試模塊是可以沒有輸入和輸出口的。 I/O 說明語句定義管腳信號流向，確定信號的位寬。模塊是 Verilog HDL 的基本描述單位， 用于描述某一設(shè)計的功能或者結(jié)構(gòu)以及和其他模塊間通信的外部端口。 Verilog HDL 句法根源出自 C 語言，從 C 語言中繼承了很多種操作符合結(jié)構(gòu)，易學(xué)易懂。這些全都使用同一種建模語言。它主要用于多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模，可按層次來描述數(shù)字系統(tǒng)，從算法級、 RTL 級、門級到開關(guān)級。此部分就是對 1Hz 時鐘信號的一個加計數(shù)器，從秒部分開始加，加到 60 秒就向分部分進(jìn)位，分部分加到 60 分就向時部分進(jìn)位，時部分加到 24 小時就清零，從新開始計時。交通信號燈工作狀態(tài)不斷切換，倒計時也相應(yīng)切換。 主干道 處于 通行 狀態(tài)且 時間為35 秒，則主干道亮綠燈 ，同時 支干道亮紅燈，倒計時顯示從 35 秒開始減計數(shù)，直到減到零，計時結(jié)束切換下一狀態(tài)。方法一， 48MHz 頻率的一個時鐘周期約為 ，計數(shù) 48000000 次就是 1s，利用一個計數(shù)器計數(shù)到 24000000就反轉(zhuǎn)一次，即可得到時鐘周期為 1s 的時鐘信號。當(dāng)主支干道其中 一個方向有車輛等待時，可以提前放行，即切換到該方向通行狀態(tài)。在輪流受控顯示的過程中，每個七段數(shù)碼管點亮的時間是極短暫的，再加上發(fā)光二極體余輝效應(yīng)和人的視覺暫留現(xiàn)象，盡管各位七段數(shù)碼管實際上不是同時點亮的，但是通過快速的掃描，還是給人帶來是一組穩(wěn)定的數(shù)字顯示的視覺效果，并沒有閃爍的感覺，這 樣就使得動態(tài)顯示和靜態(tài)顯示產(chǎn)生一樣的結(jié)果。 在本次設(shè)計中倒計時顯示所采用七段數(shù)碼管就是共陽極的七段數(shù)碼管，所以根據(jù)需要對七段數(shù)碼管的接腳接分別接入低電平和高電平，就能控制二極管的亮滅，從而使其顯示數(shù)字 。共陽極的七段數(shù)碼管內(nèi)部所有二極管的陽極是接在一起的，共用一個電源正極，在二極管的陰極接入低電平或者“ 0”電平，就可以點亮。七段數(shù)碼管的用途很廣，特別是在電器方面得到極為廣泛的應(yīng)用，比如家用電器領(lǐng)域，電子時鐘、空調(diào)、熱水器 等等。 Cyclone IV E 系列器件的配置是使用 SRAM 單元來存儲配置數(shù)據(jù)，每次上電后，配置數(shù)據(jù)就會被下載到器件中。 Cyclone IV E 器件系列采用的 FPGA 核心架構(gòu)與Cyclone 系列 是 相同，包括四輸入查找表 組成 的 LE、存儲器模塊和嵌入式乘法器模塊，其中存儲器模塊具有 9Kbit 的嵌入式 SRAM 存儲器，可以配置成單端口、簡單雙端口、真雙端口等，實現(xiàn)需要的數(shù)據(jù)帶寬，嵌入式乘法器模塊可實現(xiàn) 18*18或者兩個 9*9 的乘法器 ]8[ 。 Cyclone IV 器件系列主要提供Cyclone IV E 及 Cyclone IV GX 兩種型號的器件。當(dāng)前面的步驟，編譯、綜合、布線 /適配等過程都沒有出現(xiàn)問題，也就是說完全滿足設(shè)計要求時，就可以將布線 /適配器所產(chǎn)生的配置 /下載文件通過下載電纜下載到目標(biāo)器件中。經(jīng)過一列操作把源文件分解成一系列邏輯電路和對應(yīng) 3 控制器硬件設(shè)計 7 關(guān)系，最后得到門級電路或更底層的電路描述文件，即生成網(wǎng)表文件，該網(wǎng)表文件與 FPGA 基本結(jié)構(gòu)是相對應(yīng)的。 （ 1）源文件的編輯和編譯。近幾年來，隨著生產(chǎn)工藝的進(jìn)步， FPGA 的生產(chǎn)成本大大降低，也具有許多低功耗特性，其功耗幾乎與 CPLD 差不多，尤其在功能以及性能方面的優(yōu)越性越來越突出，使其成為現(xiàn)在數(shù)字電路或系統(tǒng)設(shè)計的首選器件 ]5[ 。 FPGA 的芯片內(nèi)部包含多種可編程資源：可編程邏輯單元（ LE）、可編程布線、可編程 I/O 口、嵌入式存儲器 RAM、嵌入式乘法器、時鐘以及鎖相環(huán)（ PLL）。解決方法是把 LAB 排列在網(wǎng)格中，從而產(chǎn)生了現(xiàn)場可編程門陣列 FPGA 的概念。 要在設(shè)定時 間段 內(nèi)保證交通信號燈的按照設(shè)定的順序循環(huán)切換，只需要在系統(tǒng)程序中增加一個 24 小時的時鐘計時，即可實現(xiàn)要求。 交通燈控制器的設(shè)計思路 通過對交通燈控制器的設(shè)計要求進(jìn)行分析，可以發(fā)現(xiàn)采用 Verilog HDL 語言的有限狀態(tài)機的設(shè)計思路，可以很好地實現(xiàn)其功能。 交通燈控制器設(shè)計方案選擇 對于初學(xué)者來說，理解 VHDL 語言確實有一定的難度，要用它來進(jìn)行完成一個數(shù)字電路的系統(tǒng)設(shè)計更是困難。 VHDL 語言在國內(nèi)不被大多數(shù)集成電路設(shè)計的公司使用，而在國外學(xué)術(shù)界比較流行，特別是在歐洲發(fā)展得比較好。 方案一：基于 FPGA 器件，采用 VHDL 語言進(jìn)行設(shè)計。因此，本課題是基于 FPGA 的交通燈控制器設(shè)計，降低設(shè)計的成本和功耗，增強設(shè)計的靈活性和可靠性。因此，交通燈控制器設(shè)計將廣泛采用現(xiàn)場可編程邏輯器件 FPGA 及硬件描述語言進(jìn)行研 究 與設(shè)計，采用 QuartusⅡ 軟件進(jìn)行了 電路仿真和調(diào)試，對設(shè)計每個階段進(jìn)行仿真從而及時發(fā)現(xiàn)設(shè)計錯誤，并反復(fù)修改、編程，直到完全滿足要求。 交通燈控制器的發(fā)展趨勢 隨著經(jīng)濟的發(fā)展，人們生活水平的不斷提高，汽車的數(shù)量是在不斷地增加。 交通燈控制器的發(fā)展現(xiàn)狀 正如我們所見，現(xiàn)在的交通信號燈一般是設(shè)在路口比較醒目的位置，用紅、綠、黃三種顏色的信號燈來指揮交通，這些信號燈是按照事先設(shè)定的順序不斷重復(fù)切換，有的還有一個倒計時的倒計時顯示部分，提醒車輛還剩余的通行時間和還需要等待的時間。不 久后， 又出現(xiàn)了帶控制的紅外紅綠燈和紅綠燈。 1 緒論 1 1 緒論 交通燈控制器的研究背景 假如路口沒有交通信號燈， 來往的 車輛該什么時候通行， 行人 該什么時候穿越公路， 沒有明確的指示，交通將 會變得一團(tuán)糟 ，同時也一定會有許多交通事故產(chǎn)生。交通燈控制器可分為四個部分：信號燈顯示部分、分頻部 分、倒計時部分和計時器部分，采用 Verilog HDL 語言進(jìn)行系統(tǒng)描述，并結(jié)合 QuartusⅡ 軟件進(jìn)行系統(tǒng)設(shè)計與調(diào)試。 基于 FPGA 的交通燈控制器設(shè)計 學(xué)生姓名： 學(xué)生學(xué)號： 院 （系）： 電氣信息工程學(xué)院 年級專業(yè)： 指導(dǎo)教師： 助理指導(dǎo)教師： 二〇一五年五月 摘要 I 摘 要 隨著國民經(jīng)濟的不斷提高，汽車數(shù)量不斷增加，交通問題越來越引起重視，對交通燈控制器的要求也越來越高。 此設(shè)計的功能是控制在十字路口的主干道和支干道信號燈在每天的 0點到 6點之間不循環(huán)切換信號且無倒計時，而其他時間則按設(shè)置的順序切換信號，并有倒計時顯示。因此，交通信號燈是 道 路交通不可缺少的 部分 ，維護(hù)交通秩序，保證交通安全。 20 世紀(jì)中期，聯(lián)合國對《道路交通和道路標(biāo)志信號協(xié)定》的制定，使各信號燈的含義變得規(guī)范明確，綠燈信號代表通行，紅燈信號代表禁行，黃燈信號代表警告。 支干道 圖 11 十字路口交通示意圖 綠 主干道 黃 紅 紅 黃 綠 1 緒論 2 我 國傳統(tǒng)交通燈控制器普遍是使基于中 、小規(guī)模集成電路，采用單片機和 PLC 控制芯片進(jìn)行設(shè)計，功能比較簡單。車輛的不斷增 加，對道路交通的考 驗也越來越大，一定會面對更多的交通問題。采用這種方法設(shè)計的交通燈控制器，不僅可靠性強，而且具有實用性、實時性、易操作、人性化、造價低等特點 ]3[ 。本課題的主要研究內(nèi)容是在 FPGA 基礎(chǔ)上設(shè)計控制器控制交通信號燈在車流量不同的時間段內(nèi)實現(xiàn)不同的作用，具體包括：在十字路口設(shè)置綠、黃、紅三個信號燈分別控制主干道和支干道的通行；控制器控制交通信號燈按設(shè)定的順序循環(huán)切換，并倒計時；當(dāng)主干道某一方向有車輛等待而另一方向無車輛等待，該方向可以提前放行；在早上 0 點，控制器暫停交通信 號燈切換；在早上 6 點，控制器恢復(fù)交通信號燈正常切換。 VHDL 語言是常用的硬件描述語言之一，在數(shù)字電路設(shè)計中十分常用，深受設(shè)計者的歡迎。 方案二：基于 FPGA 器件，采用 Verilog HDL 語言進(jìn)行設(shè)計。做為電子專業(yè)的學(xué)生，學(xué)習(xí)過 C 語言，對 C 語言比較