【正文】 /*顯示數(shù)據(jù)譯碼 */ dispdecoder b2v_inst7(.data_in(synthesized_wire_14), 31 .data_out(seg_data))。 /*5秒倒計(jì)時(shí)與 55 秒倒計(jì)時(shí)的二選一，實(shí)現(xiàn)交通燈不同狀態(tài)的切換時(shí)間的選擇 */ countersel b2v_inst3(.d_in(synthesized_wire_21), .d_out1(synthesized_wire_7),.d_out0(synthesized_wire_3))。 /*10000 分頻得到 1KHZ 時(shí)鐘信號(hào) */ fdiv1khz b2v_inst12(.clk_in(clk), .clk_out(synthesized_wire_20))。 wire [3:0] synthesized_wire_16。 wire [3:0] synthesized_wire_12。 wire synthesized_wire_7。 wire synthesized_wire_19。 output [7:0] seg_data。 output yellow1。 input sw。 //9 default : data_out = 839。b11111110。b0111 : data_out = 839。 //5 439。b01100110。b0011 : data_out = 839。 //1 439。b11111100。 input [3:0] data_in。 default : d_out = 439。 always begin case(sel) 239。 input [3:0] d_in1。 else d_out = 239。 input clk。d_out1 = 439。b1 : begin d_out0 = d_in2。 always begin case(sel) 239。 input [3:0] d_in0。 output [3:0] d_out0。 clk_out = 139。 /*always 語(yǔ)句：實(shí)現(xiàn) 1000 分頻 */ always (posedge clk_in) begin if(t999) //實(shí)際系統(tǒng)的分頻值 //if(t9) //仿真時(shí)采用的分頻值 begin t = t + 1。 /*輸入輸出端口定義 */ output clk_out。 end else begin t = 0。 integer t=0。 endcase end endmodule /*1KHZ 時(shí)鐘信號(hào)模塊 fdiv1khz*/ module fdiv1khz(clk_in,clk_out)。b11 : {d_out1,d_out0} = 239。 239。b00 : {d_out1,d_out0} = 239。 input [1:0] d_in。 always (posedge en_in) begin sdata = sdata + 1。 input en_in0。b1111。b1111439。439。b00000101((cdata14)+cdata0)。b0000。b0101 ) begin cdata0 = cdata0 +1。b0000。 reg [7:0] data。 reg [3:0] d_out0。 output [3:0] d_out0。b1111。b1111)439。439。 else d_out1 = (data4)amp。b0101) d_out1 = (data4)amp。b01010101((cdata14)+cdata0)。b0000。b0。b0110) begin cdata1 = cdata1 + 1。 end else if(cdata0 == 439。 end else if(cdata0 != 439。 cdata0 = 439。amp。 cdata0 = 439。這里采用的是前者 */ always (posedge c_clk) begin /*系統(tǒng)復(fù)位或者未工作狀態(tài) */ if(rst==0||c_en==0) begin 21 c_out = 139。 reg [3:0] cdata0。 /*數(shù)據(jù)類(lèi)型定義 */ reg [3:0] d_out1。 output [3:0] d_out0。b0。 // 方向 1紅燈亮，方向 2綠燈亮 239。b011000。b00 : {red1,red2,yellow1,yellow2,green1,green2}=639。 /*數(shù)據(jù)類(lèi)型定義 */ reg red1,red2,yellow1,yellow2,green1,green2,d_out。 output green2。 output red2。在這個(gè)交通燈的系統(tǒng)設(shè) 計(jì)中，能夠保證在確定的時(shí)間，倒計(jì)數(shù)數(shù)字顯示能夠及時(shí)變化，紅黃綠燈能準(zhǔn)確的變化。需要將這些小模塊連接起來(lái)完成整個(gè)系統(tǒng)的 16 設(shè)計(jì)，即進(jìn)行頂層電路的設(shè)計(jì)。 該模塊的模塊框圖如圖 311（ a）所示： 圖 311（ a） 顯示數(shù)據(jù)譯碼模塊 DISPDECODER的模塊 該模塊定義輸入端口如下： ● DATA_IN： 4位 BCD 碼輸入信號(hào)。 該模塊定義輸出端口如下： ● D_OUT：顯示數(shù)據(jù)輸出，在 SEL 的驅(qū)動(dòng)下，分別選擇 D_IN0 與 D_IN1。 圖 39(b) 動(dòng)態(tài)顯示驅(qū)動(dòng)模塊 DISPSELECT的仿真波形 顯示數(shù)據(jù)多路選擇模塊 DISPMUX 該模塊主要完成數(shù)碼管顯示數(shù)據(jù)的分時(shí)選擇，以實(shí)現(xiàn)分時(shí)動(dòng)態(tài)顯示。動(dòng)態(tài)顯示即分時(shí)顯示，但是時(shí)間間隔的選擇既要保證人眼看起來(lái)是同時(shí)顯示，既不會(huì)出現(xiàn)兩位數(shù)字的斷續(xù)顯示，又要保證不會(huì)覆蓋顯示數(shù)字，即不會(huì)出現(xiàn)上個(gè)數(shù)字與下個(gè)數(shù)字之間的顯示過(guò)快使得人眼來(lái)不及分辨。 該模塊定義輸出端口定義： ● D_OUT1：輸出高位 BCD 碼，在 SEL 的驅(qū)動(dòng)使能下分別選擇 D_IN1 或者 D_IN3,當(dāng)SEL=“ 00”或“ 10”時(shí)選擇 D_IN1；當(dāng) SEL=“ 01”或“ 11”時(shí)選擇 D_IN3。 ● D_IN2： 4 位 BCD 碼輸入信號(hào) 2，來(lái)源于 5秒倒計(jì)時(shí)計(jì)時(shí)器的低位 BCD碼輸出，取值范圍為 09。 該模塊定義輸出端口如下： ● CLK_OUT：時(shí)鐘輸出信號(hào)，經(jīng)過(guò)分頻后輸出 1HZ 的時(shí)鐘信號(hào)，用于驅(qū)動(dòng)秒級(jí)的計(jì)時(shí)器。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 36（ b）所示。 圖 35（ b） 倒計(jì)時(shí)時(shí)間 選擇模塊 COUNTERSELECT 的仿真波形 1KHZ 時(shí)鐘信號(hào)模塊 FDIV1KHZ 該模塊主要完成從開(kāi)發(fā)試驗(yàn)板上 10MHZ 的全局時(shí)鐘信號(hào)經(jīng)過(guò)分頻得到 1KHZ 的時(shí)鐘信號(hào)，即完成一個(gè) 10000 分頻的分頻器。分別在狀態(tài)輸入“ 00， 10”這兩種狀態(tài)時(shí)，即對(duì)應(yīng)綠燈點(diǎn)亮?xí)r間，輸出高電平，使能 55 秒倒計(jì)時(shí)計(jì)數(shù)器。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 33（ b）所示。 10 該模塊的模塊框圖如圖 34（ a）所示： 圖 34（ a） 倒計(jì)時(shí)時(shí)間選擇驅(qū)動(dòng)模塊 SCAN的模塊框圖 該模塊定義輸入端口如下： ● EN_in1：高位驅(qū)動(dòng)信號(hào)，來(lái)源與 55 秒倒計(jì)時(shí)的信號(hào)，當(dāng)計(jì)數(shù)器計(jì)時(shí)完成后，產(chǎn)生這個(gè)脈沖來(lái)驅(qū)動(dòng)狀態(tài)的改變。 ● D_OUT0：計(jì)數(shù)器的低位輸出，經(jīng)過(guò)譯碼后，就可以作為倒計(jì)時(shí)時(shí)間顯示的低位。復(fù)位后，計(jì)數(shù)器恢復(fù)原始狀態(tài)。實(shí)際中在 1分鐘內(nèi)還要有紅到黃燈的轉(zhuǎn)換以提醒車(chē)輛與行人，所以選擇 了 55 秒作為紅燈的點(diǎn)亮?xí)r間后，黃燈的點(diǎn)亮?xí)r間必定是 5 秒。 ● C_OUT：計(jì)數(shù)器計(jì)數(shù)到時(shí)脈沖 輸出，當(dāng)計(jì)數(shù)器計(jì)數(shù)到設(shè)定時(shí)間時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖信號(hào)，用于驅(qū)動(dòng)狀態(tài)的改變。默認(rèn) RST 為高電平，工作在計(jì)數(shù)狀態(tài)。經(jīng)過(guò)分頻后，這個(gè)時(shí)鐘信號(hào)頻率為 1HZ 的方波信號(hào)，在時(shí)鐘的上升沿 ，計(jì)數(shù)器響應(yīng)。 圖 31（ b） 主控模塊的仿真波形 從圖 31(b)可以簡(jiǎn)單的檢查主控模塊 CONTROL 設(shè)計(jì)的邏輯上的正確性 ，同時(shí)也可以看到一些簡(jiǎn)單的延時(shí)信息。 ● Yellow2：方向 2上的黃燈。其中 EN_in=00 時(shí)，方向 2 紅燈亮，方向 1 綠燈亮； EN_in=01 時(shí)，方向 2 紅燈亮，方向 1黃燈亮； EN_in=10 時(shí)，方向 2 綠燈亮，方向 1 紅燈亮； EN_in=11 時(shí)，方向 2 黃燈亮，方向 1 紅燈亮。計(jì)數(shù) 55秒后，方向 1的綠燈熄滅黃燈亮，再計(jì)數(shù) 5秒后，方向 1的黃燈熄滅紅燈亮， 同時(shí)方向 2的綠燈亮，然后方向 2 重復(fù)方向 1 的過(guò)程，這樣就實(shí)現(xiàn)了無(wú)人自動(dòng)控制交通燈。 該模塊的模塊框圖如圖 31(a)所示： 圖 31（ a） 主控模塊 CONTROL 的模塊框圖 該模塊定義輸入端口定義如下： ● RST：總體復(fù)位，用于復(fù)位整個(gè)系統(tǒng)。 （ 11） 顯 示數(shù)據(jù)譯碼模塊 DISPDECODER： 4 位碼譯成 8 位數(shù)碼管的顯示數(shù)據(jù)。 （ 7） 1HZ 計(jì)數(shù)時(shí)鐘信號(hào)模塊 FDIV1HZ：通過(guò)分頻得到 1HZ 的時(shí)鐘信號(hào)。 （ 3） 5 秒倒計(jì)時(shí)模塊 COUNTER05：倒計(jì)時(shí) 5 秒， 5 秒為黃燈點(diǎn)亮?xí)r間。用一個(gè)點(diǎn)動(dòng)開(kāi)關(guān) SW2 用于整個(gè)系統(tǒng)的總復(fù)位。它是高密度、高性能的 CMOS EPLD器件。 MAX+plusII 具有門(mén)級(jí)仿真器 ,可以進(jìn)行功能仿真和時(shí)序仿真 ,能夠產(chǎn)生精確的仿真結(jié)果。 MAX+plusII 介紹 MAX+plusII 是開(kāi)發(fā) ALTERA 公司 FPGA 產(chǎn)品（包括 MAX 和 FLEX 系列）的軟件工具。 Verilog HDL 和 VHDL 都是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言，其共同的特點(diǎn)在于：能形式化的抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計(jì)中層次與范圍的描述；可借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路行為的描述；具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性；支持電路描述由高層到低層的綜合轉(zhuǎn)換；硬件描述與實(shí)現(xiàn)工藝無(wú)關(guān)；便于文檔管理；易于理解和設(shè)計(jì)重用。對(duì)于 FPGA/CPLD 器件 ,常用的硬件描述語(yǔ)言有 VHDL 和 Verilog 等。 目前流行的現(xiàn)場(chǎng)可編程門(mén)陣列 /復(fù)雜可編程邏輯器件 FPGA/CPLD(Field Programmable GaArray/Complex Programmable Logic Device)在 EDA 基礎(chǔ)上得到了廣泛應(yīng)用 ,由于可以通過(guò)軟件編程對(duì)該器件硬件的結(jié)構(gòu) 和工作方式進(jìn)行重構(gòu) ,使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。 第一種是具有可編程內(nèi)連線的通道型門(mén)陣列。由于近年來(lái)工藝不斷改進(jìn)，芯片集成度不斷提高，加上引入硬件描述語(yǔ)言（ HDL）的設(shè)計(jì)方法，不少?gòu)S家開(kāi)發(fā)出了具有更高級(jí)程度的細(xì)粒度結(jié)構(gòu)的 FPGA。目前， FPGA 的邏輯功能塊在規(guī)模和實(shí)現(xiàn)邏輯功能的能力上存在很大差別。 交通燈控制系統(tǒng)的軟硬件介紹 FPGA 的簡(jiǎn)介 FPGA 現(xiàn)場(chǎng)可編程門(mén)陣列器件通常由布線資源圍繞的可編程單元構(gòu)成陣列，又由可編程I/O 單元圍繞陣列構(gòu)成整個(gè)芯片。 交通燈控制系統(tǒng)框圖 根據(jù) 對(duì)交通燈系統(tǒng)的功能描述，設(shè)計(jì)如圖 21