【導(dǎo)讀】MIL-STD-1553B是一種集中控制式、時分指令/響應(yīng)型多路串行數(shù)據(jù)總線標準，地應(yīng)用于飛機、艦船、坦克等武器平臺上，并且越來越多地應(yīng)用到民用領(lǐng)域。串行信息，并且對這些串行數(shù)據(jù)進行曼徹斯特碼編碼，再加上同步頭和奇偶效驗位，使之成為能夠以1553B總線協(xié)議所要求的格式在總線中進行傳輸。本課題基于FPGA平臺實現(xiàn)曼徹斯特編碼器的設(shè)計。第1周-第3周:資料查找、方案論證、英文資料翻譯、開題報告撰寫。第4周-第7周:學(xué)習(xí)MIL-STD-1553B總線的相關(guān)知識，熟悉曼徹斯特編碼器原理。第8周-第14周:熟悉FPGA編程，使用VHDL語言完成曼徹斯特編碼器的設(shè)計。集體，均已在文中以明確方式表明。本人完全意識到本聲明的法律后果由本人承擔。國家有關(guān)部門或機構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。的規(guī)范和約束，現(xiàn)已廣泛運用于航空電子綜合系統(tǒng)。其次是對其系統(tǒng)組成的介紹，本次設(shè)計主要包括兩大部分，并串。本次論文的設(shè)計主要著重于該協(xié)議總線接口內(nèi)部的曼徹斯特碼編碼器，作為

　　

【正文】 從上面分析可以看出設(shè)計出曼徹斯特編碼器滿足曼徹斯特編碼的要求。 在完成上述的兩個模塊的仿真和運行以后進行總體的功能仿真。在并串轉(zhuǎn)換器和曼徹斯特編碼器中分別選擇 File→ Create/Update→ Create Symbol Files for Current File編譯文件并為該文件生成模塊文件如圖 。 30 圖 并串轉(zhuǎn)換器封裝創(chuàng)建結(jié)果 然后再新建原理圖文件。選擇 File→ New命令或是單擊新建圖標，在彈出的New對話框中選擇 Block Diagram/Schematic File選項，單擊 OK按鈕，圖略。 在原理框圖文件的空白處，雙擊鼠標左鍵，在彈出的 Symbol對話框中選擇Project→ encode模塊 ,如圖 所示。單擊 OK按鈕退出 Symbol對話框，適當位置放置 encode模塊。同理 放入 p_to_s模塊 ,如圖 所示。 圖 encode模塊 Symbol 31 圖 p_to_s模塊 Symbol 雙擊原理框圖文件的空白處，在彈出的 Symbol對話框的 Name文本框中輸入INPUT，單擊 OK按鈕退出 Symbol對話框，在適當位置放置 INPUT 模塊，使用同樣的方法再加入一個 INPUT 和 OUTPUT 模塊。各個模塊連接如圖 所示，保存原 理框圖文件為 。 圖 系統(tǒng)模塊框圖 32 經(jīng)過了原理和代碼的輸入之后，就開始進行編譯。首先點擊 quartusⅡ 中的project navigator 框中的 文件圖標，再點右鍵選擇 set as toplevel entity，再按編譯按鈕。 編譯完成后，然后開始新建波形文件。波形文件的結(jié)果如圖 所示。編輯波形文件再保存，保存名為 mancodec。 圖 系統(tǒng)波形文件輸入圖 圖 系統(tǒng)仿真 Simulator Tool 33 在編譯之后就是對模塊進行仿真，在 quartusⅡ 軟件中點擊 processing菜單中的 simulator tool按鈕。然后加載之前創(chuàng)建的波形文件 mancodec。在圖 所示圖中點擊 generate function simulation list按鈕。創(chuàng)建完網(wǎng)表文件之后就可以點 擊 start按鈕。 圖 系統(tǒng)仿真結(jié)果 在點擊上圖的 report按鈕之后就會彈出系統(tǒng)的總體仿真結(jié)果。如圖 所示。 圖 系統(tǒng)輸出結(jié)果分析圖 從上圖 中的結(jié)果可以看出一個字的長度為 20位， date_in 的兩個時鐘周期電平為一個數(shù)據(jù)比特，在 datain 中有十六位數(shù)據(jù)線。從 15位數(shù)據(jù)線到 0位它的輸入為 1101001110100110。前面 3 位 為同步字頭， 111000為同步字頭。而后面的 16位數(shù)據(jù)位為 1101001110100110。因為數(shù)據(jù)位有 9 個‘ 1’所以輸出的奇偶校驗位為‘ 0’。上圖中兩個時鐘周期為一個比特，上跳變?yōu)椤?0’，下跳變?yōu)椤?1’。 從上面分析可以看出設(shè)計出曼徹斯特編碼器滿足曼徹斯特編碼的要求。 34 7 結(jié)論及展望 本次設(shè)計實現(xiàn)了任務(wù)書中規(guī)定的要求，系統(tǒng)結(jié)構(gòu)包括：并串轉(zhuǎn)換器，曼徹斯特編碼器。滿足了課題規(guī)定中的任務(wù)書的要求。 FPGA 是我們的一門專業(yè)選修課，本人學(xué)習(xí)這門課程也才半年的時間，但是在本次畢業(yè)設(shè)計中學(xué)到 了很多知識。在畢設(shè)的過程中，我參考了很多教材和網(wǎng)上的資料。我相信對我以后不管是就業(yè)還是繼續(xù)學(xué)習(xí)深造都有很大影響。 目前， 1553B 總線協(xié)議正被越來越多的軍用與民用客戶所接受。 1553B 協(xié)議數(shù)據(jù)的曼碼編碼器也因此漸顯其重要性。在接下來的工作中，我們還可以運用類似的設(shè)計思路進行曼碼解碼器的開發(fā)，使之成為完整的 1553B 協(xié)議曼徹斯特編 /解碼體系結(jié)構(gòu)。 35 參考文獻 1. 徐志軍 ， EDA技術(shù)與 VHDL設(shè)計 [M].北京 :電子工業(yè)出版社 ， 2021 2. 潘松 、 趙敏 .EDA技術(shù)及其應(yīng)用 [M].北京 :科學(xué)出版社 ， 2021 3. 李洪偉等， 基于 Quartus II的 FPGA/CPLD設(shè)計 [M].北京 :電子工業(yè)出版社 ， 2021 4. 楊凱， MILSTD1553B總線曼徹斯特碼編碼器的設(shè)計與實現(xiàn) [D].四川大學(xué) ， 2021 5. 唐劍、王勇， MILSTD1553B總線曼徹斯特碼編碼器的 CPLD實現(xiàn) [J].技術(shù)與市場， 2021， 2 6. 石紅梅、劉泳， 采用 FPGA實現(xiàn) 1553B總線接口專用芯片設(shè)計 [C]. 第十三屆全國遙測遙控技術(shù)年會論文， 2021 7. 解傳軍、王海濱，基于 FPGA的航空總線協(xié)議接口設(shè)計 [J].電子設(shè)計工程， 2021 8. 鄭友泉、現(xiàn)場可編程門陣列 [J].世界電子元器件， 2021， 10 9. 周密，金惠華，李化云． 1553B總線協(xié)議 IP核設(shè)計與實現(xiàn)．電子器件， 2021 ，于紅旗．基于 FPGA的嵌入式系統(tǒng)設(shè)計 [M]．北京：機械。工業(yè)出版社． 2021 ．航空電子綜合化系統(tǒng) [M]．北京：北京航空航天大學(xué)出版社， 1990 12. Data Device Corporation． MILSTD1 553 DESIGNER′ S GUIDE[Z].1998 13. Xilinx FPGA Family ： Complete Data Sheet [EB/OL]. ：//， 2021 14. Condor Engineering Inc． MILSTD1 553 Tutorial[Z].2021 15. lan Moir,Allan Seabridge． Military avionics systems[M]． WileyLtd 2021 36 致謝 時光飛逝，四年的大學(xué)學(xué)習(xí)生活即將結(jié)束，我也即將走向工作崗位和社會。四年的學(xué)習(xí)生活，它給了我很多難忘的回憶。對知識的渴望讓我付出過很多也得到了很多，為了考研同學(xué)們總是早出晚回，雖然考研沒有考上，但是我并沒有灰心。曾經(jīng)我也對本專業(yè)產(chǎn)生過懷疑，但是隨著專業(yè)課的學(xué)習(xí)我漸漸發(fā)現(xiàn)我離不開自己四年來依依不舍專業(yè)。我相信在以后工作的日子里我會走得更遠，對專業(yè)的熱情和執(zhí)著是我一直學(xué)習(xí)的動力，在四年的學(xué)習(xí)生活中每當我遇到困難時都有人支持我、幫助我，是同學(xué)和老師的鼓勵我，在這里我要對 他們的表示感謝 ! 首先我要感謝我的畢業(yè)設(shè)計指導(dǎo)老師鄒瓊博士。她治學(xué)嚴謹，每當我遇到難題的時候，老師都會將她的建議毫無保留的傳授給我。在論文的選題、資料查詢、課題研究和文章撰寫的每一個環(huán)節(jié)，我都得到鄒瓊老師的悉心指導(dǎo)和幫助。鄒老師給予我的極大關(guān)懷與幫助。還有她的研究生肖明學(xué)長給了我很大的幫助，沒有他們我的畢業(yè)設(shè)計不可能這么快的完成。是他們對我今后的學(xué)習(xí)和工作產(chǎn)生積極的影響。我愿借此機會向這位良師益友表示衷心的感謝 !也向所有我的任課老師們表示感謝 ! 我會在未來的工作過程中，以更加優(yōu)秀的成績來答謝這些關(guān)心、幫助和 支持我的 所有老師、家人、同學(xué)和朋友們。 感謝在百忙之中對我的論文進行評審并提出寶貴意見的老師們。 37 附錄 A 程序清單 A1 串并轉(zhuǎn)換： library ieee。 use 。 use 。 use 。 entity p_to_s is port(sl,clkl:in std_logic。 datain:in std_logic_vector(15 downto 0)。 q:out std_logic)。 end p_to_s。 architecture behav of p_to_s is signal tmpreg:std_logic_vector(15 downto 0)。 begin q=tmpreg(15)。 process(sl,clkl) begin if(clkl39。event and clkl=39。139。)then if(sl=39。039。)then tmpreg=datain。 else for i in 15 downto 1 loop tmpreg(i)=tmpreg(i1)。 end loop。 tmpreg(0)=39。039。 end if。 end if。 end process。 end behav。 38 程序清單 A2 曼徹斯特編碼： LIBRARY IEEE。 USE 。 USE 。 USE 。 Entity encode iS port(rst :in std_logic。 復(fù)位信號 clk :in std_logic。 基準時鐘信號 ss : in std_logic。 同步選擇信號 In_en: in std_logic。 輸入選擇信號 Date_in: in std_logic。 編碼信元輸入端 Date_out:out std_logic。 en_out: buffer std_logic)。 編碼信元輸出端 end encode。 Architecture behave of encode is Signal tem_register: std_logic_vector(5 downto 0)。 Signal counter:std_logic_vector(5 downto 0)。 Signal in_counter: std_logic。 Signal bit_temp: std_logic。 Signal odd_bit: std_logic。 奇偶校檢信號 Begin Date_out=tem_register(5)。 process(rst,clk) begin if rst=39。039。then tem_register=000000。 counter=000000。 in_counter=39。039。 odd_bit =39。039。 39 bit_temp=39。039。 en_out=39。039。 各信號初始化 elsif(clk39。event and clk =39。139。)then if in_en=39。139。 then if counter=000000 then en_out=39。039。 if ss=39。139。 then tem_register=111000。 命令同步字產(chǎn)生 else tem_register=000111。 數(shù)據(jù)同步字產(chǎn)生 end if。 elsif counter=100110then if odd_bit=39。139。then tem_register(5)=39。039。 else tem_register(5)=39。139。 end if。 elsif counter=100111 then if odd_bit=39。139。then tem_register(5)=39。139。 else tem_register(5)=39。039。 奇偶校檢的產(chǎn)生 end