基于fpga的音樂播放器的設(shè)計-畢業(yè)設(shè)計論文-資料下載頁
2024-11-23 00:25本頁面
【導(dǎo)讀】在Quartus2開發(fā)環(huán)境下,采用VerilogHDL硬件描述語言設(shè)計了一個可以在。FPGA芯片上實現(xiàn)的音樂播放器.通過將音樂播放器電路設(shè)計進行模塊化分解,層次。化設(shè)計,分成幾個單獨的結(jié)構(gòu)體,每個結(jié)構(gòu)體實現(xiàn)部分功能,經(jīng)頂層文件將各單獨結(jié)構(gòu)。體進行綜合,最后將設(shè)計代碼結(jié)合LMP模塊制作的ROM文件下載到EDA實驗箱進。行功能驗證,實現(xiàn)樂曲播放.由于音樂播放器的通用性及VerilogHDL語言的可移植?，F(xiàn)代EDA技術(shù)代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向,它的基本特征是采用。智能冰箱,再到個人隨身用的音樂播放器都需要EDA技術(shù)提供支持.人們生活水平逐。的操作平臺,它是由Altera公司開發(fā)的進行基于EDA技術(shù)的可編程邏輯器件設(shè)計的。同的配置模式,采用不同的編程方式,能夠反復(fù)使用,無需專用的FPGA編程器,3總的來說,本次設(shè)計有助于學(xué)生對電子線路知識的整合和電子線路設(shè)計能力的。3實現(xiàn)實時連續(xù)播
【正文】 制的樂曲播放原理相似 ,同樣需要一個可預(yù)置數(shù)控分頻器 ,一個可預(yù)置查表電路 ,不過 ,為了體現(xiàn) VHDL 程序設(shè)計的優(yōu)越性 ,此模塊 ,在做將數(shù)控 分頻器與可預(yù)置查表電路合二為一 ,在同一個功能模塊下實現(xiàn) ,使原本復(fù)雜的程序設(shè)計更加簡單化 . 為了產(chǎn)生與表 43音符對應(yīng)的頻率信號 ,在此還必須用到有源時鐘 Clock,且把它當(dāng)作樂曲的基頻 ,而所有不同的頻率信號都從這一基頻分頻而取得 ,本文選取的是12MHz 時鐘 ,中音 1(對應(yīng)的頻率值為 )的分頻系數(shù)應(yīng)改為 :12 106/2=0x2cc9,這樣只需對系統(tǒng)時鐘進行 0x2cc9 次分頻即可得所要的中音 符 ,同樣可由上式求出對應(yīng)的分頻系數(shù) ,這樣利用程序可以很輕松地得到相應(yīng)的樂聲 . 頂層電路 據(jù)各個模塊產(chǎn)生的元件符號 ,連接組成樂曲播放電路頂層文件 ,其頂層電路分為三個模塊 ,音符數(shù)據(jù)地址發(fā)生器模塊 NOTETABS ,預(yù)置數(shù)查表電路電路模塊TONETABA ,發(fā)聲頻率產(chǎn)生模塊 SPEAKERA ,頂層電路組成圖 如 圖 48 所示 . 14 圖 48 頂層電路組成圖 電路測試 將當(dāng)前工程文件中所生成的文件通過計算機下載到實驗箱中 , 驗證此設(shè)計是否符合要求 .先 通過 EDA 開發(fā)工具 PLUSII+MAX 對各個模塊的 VHDL 源程序及頂層電路進行編譯、邏輯綜合 ,完成電路的糾錯、驗證、仿真等各種測試工作 .再 對頂層文件進行編譯 ,配置下載電纜 , 選擇下載模式 , 進行下載驗證操作 .將設(shè) 計的頂層電路組成圖 文件內(nèi)容下載到對應(yīng)的配置芯片中 ,外接揚聲器 ,系統(tǒng)成功實現(xiàn)了 《生日快樂》 的播放 ,能自動從頭開始循環(huán)播放 ,也可隨時起停、 整體復(fù)位、按鍵選擇播放方式、循環(huán)演奏以及發(fā)光管 二極管動態(tài)顯示播放的音符和高 8 度音調(diào) .（引腳鎖定的對應(yīng)關(guān)系如表 44所示） ,經(jīng)實際電路測試驗證 ,達到了設(shè)計的要求 .在 軟件中進行基于的數(shù)字鐘電路的設(shè)計過程 , 真正實現(xiàn)了硬件設(shè)計的軟件化 , 展示了使用 技術(shù)進行電子電路設(shè)計的特點 , 是進行現(xiàn)代電子電路 設(shè)計的一種更可取的方法 . 表 44實驗箱主板與下載板元件的連接封裝關(guān)系表 器件 名稱 信號名 端口名 EPF 10K10 器件 名稱 信號名 端口名 EPF 10K10 輸出發(fā)光管 LED1 CODE4 27 撥位開關(guān) KD1 RST 54 輸出發(fā)光管 LED2 CODE3 28 撥位開關(guān) KD2 SEL 58 輸出發(fā)光管 LED3 CODE2 29 輸出發(fā)光管 LED8 HIGH 38 輸出發(fā)光管 LED4 CODE1 30 全局時鐘 1 CLK4HZ 1 輸出發(fā)光管 LED5 CODE0 35 全局時鐘 2 CLK12MHZ 43 喇叭 SPEAK SPKOUT 3 15 結(jié)束語 本文設(shè)計的 音樂播放器實現(xiàn)了整體復(fù)位、按鍵選擇播放方式、循環(huán)演奏以及發(fā)光管顯示樂譜的功能 .數(shù)控分頻器模塊的仿真時一定要處理好時序問題 , 音調(diào)發(fā)生器的程序中通過時鐘計數(shù)來決定音符的輸出 ,會加大編程的繁雜度 ,這時一個很好的解決辦法就是把將要演奏的樂譜存放在人為開辟的存儲空間里 ,這樣只需要在相應(yīng)地址中讀出音符即可 . 16 第五章 心得體會 通過本次論文設(shè) 計 ,讓我 學(xué)會了利用 Quartus2 軟件繪制原理圖 ,硬件描述語言VerilogHDL 的編寫程序 ,仿真等 具體應(yīng)用 .并能根據(jù)仿真結(jié)果分析設(shè)計的存在的問題和缺陷從而進行程序的調(diào)試和完善 .同時 了解了數(shù)控分頻器的工作原理和功能作用 ,并會了利用 LPM 模塊制作 ROM 文件的方法 ,也更深一層地懂得了頂層文件通過例化語句與其他模塊結(jié)合的好處 ,對 EDA 實驗箱的操作 也 有了進一步的了解 ,熟悉掌握了EDA 的文本編程設(shè)計方法和仿真波形的編輯 . 在設(shè)計電路中 ,往往是先仿真后連接實物圖但有時候仿真和電路連接并不是完全一致的例如在對具體模塊的仿真的過程中往往沒有考慮到整體設(shè)計的層面以及與上下模塊接口的設(shè)計 .再加上器件對信號 的延時等問題實際下載硬件電路上后會出現(xiàn)一系列的問題 . 相信隨著電子技術(shù)的發(fā)展數(shù)字鐘的功能會更加多樣化滿足人們的各種需要 .設(shè)計過程 也將 變 得 相對簡單容易修改 . 同時特別感謝谷雷老師在 Quartus2 軟件繪制 上的指導(dǎo)和對論文規(guī)范修改提出的寶貴意見 . 17 參考文獻 ]1[ 潘松 ,黃繼業(yè)編著 ,EDA 技術(shù)實用教程 .科學(xué)出版社 ,. ]2[ 王永維 .一種基于 FPGA 的數(shù)字秒表設(shè)計方法 ][J .電子元器件應(yīng)用 ,2020. ]3[ 李巖 ,黃夫海 ,基于 FPGA 的 MIDI 音樂發(fā)生器設(shè)計 ,2020 ]4[ 刑建平 ,曾繁泰 .VHDL 程序設(shè)計教程 .3版 .北京 :清華大學(xué)出版社 ,2020:4546 ]5[ 紀(jì)欣然 ,丁一 ,梁致源 .基于 FPGA 的多功能數(shù)字鐘設(shè)計 ][J .電子設(shè)計工 程 ,2020:177179. ]6[ 羅杰 . HDLVerilog 與數(shù)字 ASCI 設(shè)計基礎(chǔ) ][M .武漢 :華中科技大學(xué)出版 社 ,2020:188196. ]7[ 童建華．音響設(shè)備原理與維修 [M]．北京 :電子工業(yè)出版社 ,2020．
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