【導(dǎo)讀】隨著現(xiàn)代測量和現(xiàn)代通信技術(shù)的發(fā)展，對相應(yīng)的測試儀器和測試。捷的函數(shù)發(fā)生器具有很高的應(yīng)用價值。波、正弦波、方波、三角波六種常用信號的函數(shù)發(fā)生器。表示的，可以達到預(yù)期的效果。而且由于設(shè)計采用了EDA技術(shù)，縮短了開發(fā)研制周期，提。高了設(shè)計效率，使系統(tǒng)具有該函數(shù)信號發(fā)生器具有輸出穩(wěn)定，設(shè)計靈活,實現(xiàn)簡單,性能穩(wěn)定的特點。

　　

【正文】 CNT:=CNT+1。 ELSE CNT:=0。 TAG=NOT TAG。 END IF。 END IF。 END PROCESS。 PROCESS(CLK,TAG) BEGIN IF CLK39。EVENT AND CLK=39。139。THEN IF TAG=39。139。THEN Q=11111111。 ELSE Q=00000000。 END IF。 END IF。 END PROCESS。 END rtl。 正弦波函數(shù)發(fā)生模塊的 VHDL 源程序： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY sin IS PORT( CLK,CLR:IN STD_LOGIC。 25 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END sin。 ARCHITECTURE rtl OF sin IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:INTEGER RANGE 0 TO 63。 BEGIN IF CLR=39。139。THEN Q=00000000。 ELSIF CLK39。EVENT AND CLK=39。139。THEN IF TMP=63 THEN TMP:=0。 ELSE TMP:=TMP+1。 END IF。 CASE TMP IS WHEN 0=Q=conv_std_logic_vector(255,8)。 WHEN 1=Q=conv_std_logic_vector(254,8)。 WHEN 2=Q=conv_std_logic_vector(252,8)。 WHEN 3=Q=conv_std_logic_vector(249,8)。 WHEN 4=Q=conv_std_logic_vector(245,8)。 WHEN 5=Q=conv_std_logic_vector(239,8)。 WHEN 6=Q=conv_std_logic_vector(233,8)。 WHEN 7=Q=conv_std_logic_vector(225,8)。 WHEN 8=Q=conv_std_logic_vector(217,8)。 WHEN 9=Q=conv_std_logic_vector(207,8)。 WHEN 10=Q=conv_std_logic_vector(197,8)。 WHEN 11=Q=conv_std_logic_vector(186,8)。 WHEN 12=Q=conv_std_logic_vector(174,8)。 WHEN 13=Q=conv_std_logic_vector(162,8)。 WHEN 14=Q=conv_std_logic_vector(150,8)。 WHEN 15=Q=conv_std_logic_vector(137,8)。 WHEN 16=Q=conv_std_logic_vector(124,8)。 WHEN 17=Q=conv_std_logic_vector(112,8)。 WHEN 18=Q=conv_std_logic_vector(99,8)。 WHEN 19=Q=conv_std_logic_vector(87,8)。 WHEN 20=Q=conv_std_logic_vector(75,8)。 WHEN 21=Q=conv_std_logic_vector(64,8)。 WHEN 22=Q=conv_std_logic_vector(53,8)。 WHEN 23=Q=conv_std_logic_vector(43,8)。 WHEN 24=Q=conv_std_logic_vector(34,8)。 WHEN 25=Q=conv_std_logic_vector(26,8)。 WHEN 26=Q=conv_std_logic_vector(19,8)。 WHEN 27=Q=conv_std_logic_vector(13,8)。 26 WHEN 28=Q=conv_std_logic_vector(8,8)。 WHEN 29=Q=conv_std_logic_vector(4,8)。 WHEN 30=Q=conv_std_logic_vector(1,8)。 WHEN 31=Q=conv_std_logic_vector(0,8)。 WHEN 32=Q=conv_std_logic_vector(0,8)。 WHEN 33=Q=conv_std_logic_vector(1,8)。 WHEN 34=Q=conv_std_logic_vector(4,8)。 WHEN 35=Q=conv_std_logic_vector(8,8)。 WHEN 36=Q=conv_std_logic_vector(13,8)。 WHEN 37=Q=conv_std_logic_vector(19,8)。 WHEN 38=Q=conv_std_logic_vector(26,8)。 WHEN 39=Q=conv_std_logic_vector(34,8)。 WHEN 40=Q=conv_std_logic_vector(43,8)。 WHEN 41=Q=conv_std_logic_vector(53,8)。 WHEN 42=Q=conv_std_logic_vector(64,8)。 WHEN 43=Q=conv_std_logic_vector(75,8)。 WHEN 44=Q=conv_std_logic_vector(87,8)。 WHEN 45=Q=conv_std_logic_vector(99,8)。 WHEN 46=Q=conv_std_logic_vector(112,8)。 WHEN 47=Q=conv_std_logic_vector(124,8)。 WHEN 48=Q=conv_std_logic_vector(137,8)。 WHEN 49=Q=conv_std_logic_vector(150,8)。 WHEN 50=Q=conv_std_logic_vector(162,8)。 WHEN 51=Q=conv_std_logic_vector(176,8)。 WHEN 52=Q=conv_std_logic_vector(186,8)。 WHEN 53=Q=conv_std_logic_vector(197,8)。 WHEN 54=Q=conv_std_logic_vector(207,8)。 WHEN 55=Q=conv_std_logic_vector(217,8)。 WHEN 56=Q=conv_std_logic_vector(225,8)。 WHEN 57=Q=conv_std_logic_vector(233,8)。 WHEN 58=Q=conv_std_logic_vector(239,8)。 WHEN 59=Q=conv_std_logic_vector(245,8)。 WHEN 60=Q=conv_std_logic_vector(249,8)。 WHEN 61=Q=conv_std_logic_vector(252,8)。 WHEN 62=Q=conv_std_logic_vector(254,8)。 WHEN 63=Q=conv_std_logic_vector(255,8)。 WHEN OTHERS=NULL。 END CASE。 END IF。 END PROCESS。 END rtl。 函數(shù)選擇模塊的 VHDL 源程序： LIBRARY IEEE。 USE 。 27 ENTITY selecter IS PORT( SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 D0,D1,D2,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END selecter。 ARCHITECTURE rtl OF selecter IS BEGIN PROCESS(SEL) BEGIN CASE SEL IS WHEN 000=Q=D0。 WHEN 001=Q=D1。 WHEN 010=Q=D2。 WHEN 011=Q=D3。 WHEN 100=Q=D4。 WHEN 101=Q=D5。 WHEN OTHERS=NULL。 END CASE。 END PROCESS。 END rtl。 頂層模塊的 VHDL 源程序： LIBRARY IEEE。 USE 。 ENTITY bysj IS PORT( CLK,CLR:IN STD_LOGIC。 SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 Q:OUT STD_LOGIC_V