基于fpga的嵌入式系統(tǒng)設(shè)計(jì)外文翻譯(中文-資料下載頁
【導(dǎo)讀】在本論文中，主要對(duì)嵌入式系統(tǒng)設(shè)計(jì)進(jìn)行了介紹和對(duì)基于FPGA的SOPC的。發(fā)展進(jìn)行了討論。這套基于FPGA的嵌入式系統(tǒng)可以包含微處理器的IP內(nèi)核并支持。并將以混合設(shè)計(jì)流程和數(shù)據(jù)傳輸/接收轉(zhuǎn)換器之間的串行端口和網(wǎng)。路接口最為一個(gè)設(shè)計(jì)實(shí)例。嵌入式系統(tǒng)通常是指結(jié)合硬件和軟件設(shè)計(jì)的非PC系統(tǒng)。和應(yīng)用軟件組成。商業(yè)設(shè)備，汽車等。由于可編程邏輯取得了某種程度的一體化，足以把整個(gè)系統(tǒng)或幾個(gè)系統(tǒng)納。對(duì)傳統(tǒng)的設(shè)計(jì)方法產(chǎn)生了很大的影響。計(jì)和協(xié)同驗(yàn)證，系統(tǒng)集成，IP復(fù)用等上面。成本控制和安全系統(tǒng)來說件好事。式系統(tǒng)的基本的和重要的要求。在嵌入式硬件，其核心部分是嵌入式微處理器。式處理器和超過30多個(gè)流行的架構(gòu)，其中英特爾公司的MCS-8051占了絕大多數(shù)。近年來，小批量，高性能與低功耗成為了嵌入式系統(tǒng)設(shè)計(jì)的考慮的主導(dǎo)因素。時(shí)鐘頻率，同時(shí)也支持多種I/O電壓標(biāo)準(zhǔn)。隨著硬技術(shù)和軟IP核技術(shù)的不斷增長(zhǎng)，許多微處理器級(jí)別IP內(nèi)核也由此出現(xiàn)，并導(dǎo)致電子系統(tǒng)全新的設(shè)計(jì)方式。
【正文】 不可避免的 。 圖 2 HW/SW 協(xié)同設(shè)計(jì)流程 B. 基于 FPGA 的嵌入式設(shè)計(jì)流程 如圖 3 所示， 嵌入式系統(tǒng)設(shè)計(jì)與 FPGA 技術(shù)的合并都結(jié)合了這兩個(gè)流程。硬件設(shè)計(jì)步驟要以 FPGA 設(shè)計(jì)為標(biāo)準(zhǔn)，如設(shè)計(jì)輸入，仿真，綜合，和 執(zhí)行 。軟件的設(shè)計(jì)從 C代碼的 C/C++匯編鏈接器和調(diào)試器到嵌入式軟件 的基礎(chǔ) 階段 。軟件調(diào)試，硬件調(diào)試工具，如 Xilinx的 Chipscope 和 Altera 的 SignalTap 在糾錯(cuò) 方面是非常重要的。 為 FPGA配置和軟件編寫同時(shí)產(chǎn)生的二進(jìn)制文件代碼，通過 JTAG 下載到目標(biāo)板的閃存中去。在 FPGA 方面 ，它包含嵌入式處理器，小型存儲(chǔ)， IP 地址，可編程邏輯和幾個(gè)接口。 圖 3 基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì)圖 C． 設(shè)計(jì)實(shí)例 在本小節(jié)中，將以 32 位的 Nios 軟處理器執(zhí)行一個(gè) UART 和以太網(wǎng) 收 /發(fā) 轉(zhuǎn)換作為嵌入式 SOPC設(shè)計(jì)的實(shí)例。 應(yīng)用程序是探討關(guān)于 Microtronix的 μclinux作業(yè)系統(tǒng) [7]。如圖 4 所示， 硬件框架由一個(gè)核心 SOPC 的芯片（如 Altera 的 Cyclone 系列），兩個(gè)512KB 的 SRAM， 8MB 的閃存，異步電壓轉(zhuǎn)換器和以太網(wǎng)控制器（ LAN91C111） 組成 。 圖 4 Frameword 的 UART 以太網(wǎng)收 /發(fā)轉(zhuǎn)換。外文翻譯考核表 指導(dǎo)教師對(duì)外文翻譯的評(píng)語： 英文翻譯較為準(zhǔn)確，通過查看英文翻譯，可以推算鮑曉攀同學(xué)已經(jīng)準(zhǔn)確地理解了文獻(xiàn)的內(nèi)容，文獻(xiàn)中所述的專業(yè)術(shù)語翻譯也較為準(zhǔn)確。 指導(dǎo)教師 （簽名） 2020 年 4 月 8 日 建議成績(jī) 優(yōu) 評(píng)閱小組或評(píng)閱人對(duì)外文翻譯的評(píng)語： 評(píng)閱小組負(fù)責(zé)人或評(píng)閱人 （簽名） 年 月 日 建議成績(jī)
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