【正文】 OGIC_VECTO。 WHEN OTHERS=NULL。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END CASE。 WHEN 57=Q=conv_std_logic_vector(233,8)。 WHEN 49=Q=conv_std_logic_vector(150,8)。 WHEN 41=Q=conv_std_logic_vector(53,8)。 WHEN 33=Q=conv_std_logic_vector(1,8)。 WHEN 25=Q=conv_std_logic_vector(26,8)。 WHEN 17=Q=conv_std_logic_vector(112,8)。 WHEN 9=Q=conv_std_logic_vector(207,8)。 WHEN 1=Q=conv_std_logic_vector(254,8)。THEN Q=00000000。 USE 。THEN Q=11111111。 END IF。THEN TAG=39。 24 USE 。039。THEN IF TMP=11111111THEN TMP:=00000000。 BEGIN IF CLR=39。 梯形波函數(shù)發(fā)生模塊的 VHDL 源程序： LIBRARY IEEE。039。039。 VARIABLE TAG:STD_LOGIC。 END rtl。EVENT AND CLK=39。 ENTITY decrease IS PORT( CLK,CLR:IN STD_LOGIC。 END IF。 BEGIN IF CLR=39。 要做好一個(gè)設(shè)計(jì)，就必須做到：在設(shè)計(jì)程序之前，對(duì)所用 VHDL 有一個(gè)系統(tǒng)的了解，知道該單片機(jī)內(nèi)有哪些資源；要有一個(gè)清晰的思路和一個(gè)完整的軟件流程圖；在設(shè)計(jì)程序時(shí)，不能妄想一次就將整個(gè)程序設(shè)計(jì)好，反復(fù)修改、不斷改進(jìn)是程序設(shè)計(jì)的必經(jīng)之路；要養(yǎng)成注釋程序的好習(xí)慣，一個(gè)程序的完美與否不僅僅是實(shí)現(xiàn)功能，而應(yīng)該讓人一看就能明白你的思路，這樣也為資料的保存和交流提供了方便；在設(shè)計(jì)課程過(guò)程中遇到問(wèn)題是很正常 ，我們應(yīng)該將每次遇到的問(wèn)題記錄下來(lái)，并分析清楚，將之一一解決 。 （ 4）在設(shè)計(jì)過(guò)程中 ， 可以將一些常用的模塊定義為相應(yīng)的邏輯 元件符號(hào) ， 以便共享和復(fù)用 ， 使 其 具有重用和可移植性 ， 實(shí)現(xiàn)一些復(fù)雜系統(tǒng)的設(shè)計(jì) ,提高工作效率 [12]。智能函數(shù)發(fā)生器總體框圖如下圖所示；圖中輸入 CLK 為時(shí)鐘信號(hào)，用于調(diào)整輸出波形的頻率；輸入 CLR 為復(fù)位信號(hào)；輸入SEL[2..0]為選擇信號(hào)，用于選擇輸出波形。 圖 410 方波 信號(hào)產(chǎn)生模塊電路圖 圖 411 方波函數(shù)發(fā)生電路波形仿真圖 正弦波信號(hào)產(chǎn)生模塊 正弦波產(chǎn)生原理：預(yù)先在一個(gè)正弦周期中平均選取了 64 個(gè)求值點(diǎn)，計(jì)算得到每個(gè)點(diǎn)在正 弦函數(shù)中的值，并將其轉(zhuǎn)換為對(duì)應(yīng)的二進(jìn)制數(shù)。其電路圖和仿真結(jié)果圖如下所示。方波的產(chǎn)生是在輸出波形的前半周期輸出低電平，后半周期輸出高電平，從而得到占空比為 50%的方波信號(hào)。用一個(gè) 6 選 1 數(shù)據(jù)選擇器可以實(shí)現(xiàn)對(duì) 6 種波形的選擇 ,在本設(shè)計(jì)中應(yīng)用 VHDL 語(yǔ)言針對(duì) 6 種信號(hào)分別設(shè)計(jì)出 6 種不同的軟件包 ,通過(guò)不同的選擇信號(hào)調(diào)用與其相對(duì)應(yīng)的軟件包。 QuartusII 設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開(kāi)發(fā)環(huán)境，它包含整個(gè) FPGA 和 CPLD 設(shè)計(jì)階段的解決方案。 （ 3) 添加設(shè)計(jì)文件。該軟件界面友好、使用便捷、功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)完全集成化豐富的設(shè)計(jì)庫(kù)、模塊化工具、支持多種硬件描述語(yǔ)言及有多種高級(jí)編程語(yǔ)言接口等特點(diǎn)。 VHDL 語(yǔ)言有良好的可移植性，由于它是一種工業(yè)標(biāo)準(zhǔn)語(yǔ)言，所以它具有設(shè)計(jì)與開(kāi)發(fā)環(huán)境、具體電路實(shí)現(xiàn)工藝以及采用的實(shí)現(xiàn)無(wú)關(guān)的特點(diǎn)，設(shè)計(jì)成果便于移植、交流和二次開(kāi)發(fā)。 在 1993年升級(jí)為 IEEE STD 10761993(LRM93)。在高層系統(tǒng)用自上而下的設(shè)計(jì)方法來(lái)實(shí)現(xiàn)，底層使用自下而上的方法從元件庫(kù)或數(shù)據(jù)庫(kù)中調(diào)用已有的單元設(shè)計(jì)。實(shí)際硬件中，許多操作都是在同一時(shí)刻發(fā)生的。設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免 設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量。 綜合后仿真的主要目的是檢查綜合器的綜合結(jié)果是否與設(shè)計(jì)輸入一致。 FPGA常用的設(shè)計(jì)方法包括“自頂向下”和“自下而上” [6]。 FPGA 的基本特點(diǎn)主要有： 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用芯片。配置數(shù)據(jù)存放在片內(nèi)的SRAM 或者熔絲圖上，基于 SRAM 的 FPGA 器件工作前需要從芯片外部加載配置數(shù)據(jù)。FPGA 可以將設(shè)計(jì)時(shí)間由幾個(gè)月縮短至幾小時(shí)，并且使設(shè)計(jì)更加簡(jiǎn)單，從而減少了錯(cuò)誤修改和設(shè)計(jì)指標(biāo)變更的花費(fèi)。 PAL、 GAL和 FPGA 等一系列復(fù)雜可 編程邏輯器件都為電子系統(tǒng)的設(shè)計(jì)提供新的平臺(tái)。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，以 EDA軟件為工具，對(duì)用硬件描述語(yǔ)言 VHDL 的系統(tǒng)邏輯設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。 課題主要內(nèi)容及目標(biāo) 本論文的主要內(nèi)容是設(shè)計(jì)一個(gè)基于 EDA的可編程函數(shù)信 號(hào)發(fā)生器，在廣泛收集相關(guān)資料的基礎(chǔ)上，采用硬件描述語(yǔ)言 (VHDL)進(jìn)行開(kāi)發(fā)，配置了相應(yīng)的電路，并進(jìn)行了仿真及驗(yàn)證。 在 90年代末，出現(xiàn)幾種真正高性能、高價(jià)格的函數(shù)發(fā)生器、但是 HP公司推出了型號(hào)為 HP77OS的信號(hào)模擬裝置系統(tǒng)，它由 HP8770A任意波形數(shù)字化和 HP1776A波形發(fā)生軟件組成。 智能函數(shù)發(fā)生器即通常所說(shuō)的信號(hào)發(fā)生器是一種常用的信號(hào)源，是指自動(dòng)產(chǎn)生遞增諧波、遞減諧波、方波、三角波、正弦波等函數(shù)信號(hào)波形的電路和儀器。 函數(shù)發(fā)生器在工業(yè)生產(chǎn)、產(chǎn)品開(kāi)發(fā)、科學(xué)研究等實(shí)驗(yàn)測(cè)試中起著十分重要的作用，除供通信、儀表和自動(dòng)控制系統(tǒng)測(cè)試用外，還廣泛用于生物醫(yī)學(xué)等各個(gè)領(lǐng)域的測(cè)試 [4]。1 畢 業(yè) 設(shè) 計(jì) （ 2020 屆 ） 題 目 基于 EDA 的 智能函數(shù)發(fā)生器的設(shè)計(jì) 學(xué) 院 物理電氣信息學(xué)院 專(zhuān) 業(yè) 年 級(jí) 2020 級(jí) 學(xué)生學(xué)號(hào) 學(xué)生姓名 指導(dǎo)教師 2020 年 5 月 5 日 1 基于 EDA 的智能函數(shù)發(fā)生器的設(shè)計(jì) 摘 要 函數(shù)信號(hào)發(fā)生器是廣泛應(yīng)用于電子測(cè)量和科學(xué)研究實(shí)驗(yàn)中的通用信號(hào)源。和示波器、電壓表、頻率計(jì)等儀器一樣是最普通、最基本也是應(yīng)用最廣泛的電子儀器之一，幾乎所有電參量的測(cè)量都要用到波形發(fā)生器。由此可見(jiàn)，為適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展和市場(chǎng)需求，研究制作高性能 的智能函數(shù)發(fā)生器意義重大。由于 FPGA實(shí)現(xiàn) DDS技術(shù)在一些方面存在著 DDS芯片不能取代的優(yōu)勢(shì)，并且可以實(shí)現(xiàn)多個(gè) DDS芯片的功能，除了能滿足用戶對(duì)特殊功能的要求外，還可以在器件選擇上有更大的選擇余地。本設(shè)計(jì)驗(yàn)證了函數(shù)發(fā)生器的完全可以實(shí)現(xiàn)性，具有一定的實(shí)用性。 3 第二章 系統(tǒng)相關(guān)技術(shù)介紹 EDA 技術(shù) 電子設(shè)計(jì)自動(dòng)化 EDA（ Electronic Design Automation）是在 20 世紀(jì) 60 年代中期從 計(jì)算機(jī)輔助設(shè)計(jì) （ CAD）、 計(jì)算機(jī)輔助制造 （ CAM）、 計(jì)算機(jī)輔助測(cè)試 （ CAT）和計(jì)算機(jī)輔助工程 （ CAE）的概念發(fā)展而來(lái)的。 20 世紀(jì) 80 年代，隨著集成電路進(jìn)入 COMS 時(shí)代， EDA 技術(shù)進(jìn)入計(jì)算機(jī)輔助工程設(shè)計(jì) CAE（ Computer Assist Engineering Design）階段。傳統(tǒng)門(mén)陣列可以用來(lái)設(shè)計(jì)電路，但是只能一次性編程。 CLB 的功能很強(qiáng)，不僅能夠?qū)崿F(xiàn)邏輯函數(shù)，還可配置成 RAM 等復(fù)雜的形式。 FPGA 內(nèi)部結(jié)構(gòu)一般由三個(gè)部分組成 :可配置邏輯功能模塊CLB(Configurable Logic Block)、輸入輸出模塊 IOB(Input Output Block)、可編程內(nèi)部互連資源 PI（ Programmable Interconnection）。目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA 公司的 Cyclone 系列等。 綜合優(yōu)化是指將 HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與門(mén)、或門(mén)、非門(mén)、 RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接 (網(wǎng)表 )，并根據(jù)目標(biāo)與約束條件優(yōu)化所生成的邏輯連接，輸出標(biāo)準(zhǔn)格式的網(wǎng)表文件 [16]。而且芯片選擇更加靈活。HDL 語(yǔ)言具有并發(fā)的特征，即具有在同一時(shí)刻執(zhí)行多任務(wù)的能力。設(shè)計(jì)時(shí)需要考慮多個(gè)目標(biāo)的綜合平衡。 1987 年 12 月，國(guó)際電氣與電子工程師協(xié)會(huì) (Institute of Electrical and Electronics Engineers， IEEE)批準(zhǔn)了 VHDL 語(yǔ)言為硬件描述語(yǔ)言的工業(yè)標(biāo)準(zhǔn)，即 IEEE STD10761987(LRM87)。 8 VHDL 具有多層次描述和仿真系統(tǒng)硬件功能的能力，可以從系統(tǒng)級(jí)到門(mén)級(jí)電路不同層次對(duì)數(shù)字電路進(jìn)行建模和描述，不同的描述還可以混合使用，大大簡(jiǎn)化了硬件設(shè)計(jì)的任務(wù)，提高了設(shè)計(jì)效率和可靠性，縮短產(chǎn)品開(kāi)發(fā)周期。它 是支持原理圖、 VHDL、 VerilogHDL 以及 AHDL 等多種設(shè)計(jì)輸入形式，自帶綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完 整 PLD 設(shè)計(jì)流程。注意：工作目錄名不能有中文。 （ 10) 采用 JTAG 或 AS 模式進(jìn)行下載測(cè)試。信號(hào)發(fā)生器的控制模塊可以用數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)。正弦波的產(chǎn)生原理是基于奈奎斯特采樣定律，得到離散化波形序列。計(jì)數(shù)值減少呈現(xiàn)線性關(guān)系，因此輸出的波形是遞減的斜波。其電路圖和仿真結(jié)果圖如下所示。 圖 414 函數(shù)選擇電路圖 圖 415 函數(shù)選擇電路波形仿真圖 17 函數(shù)發(fā)生器的頂層設(shè)計(jì) 將上述模塊生成符號(hào)，供頂層電路調(diào)用。 （ 3）為了智能化的選擇不同信號(hào)的波形 ， 系統(tǒng)設(shè)計(jì)了波形選擇調(diào)用模塊 ， 來(lái)完成不同函數(shù)信號(hào)的輸出。通過(guò)老師的悉心指導(dǎo)，以及自己的反復(fù)調(diào)試，最終還是把問(wèn)題解決了。 ARCHITECTURE rtl OF increase IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 ELSE TMP:=TMP+1。 USE 。 ELSIF CLK39。 END PROCESS。 ARCHITECTURE rtl OF triigle IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。THEN IF TAG=39。 TAG:=39。 END rtl。 VARIABLE TAG:STD_LOGIC。039。 ELSE TAG:=39。 USE 。139。 TAG=NOT TAG。139。 USE 。139。 CASE TMP IS WHEN 0=Q=conv_std_logic_vector(255,8)。 WHEN 8=Q=conv_std_logic_vector(217,8)。 WHEN 16=Q=conv_std_logic_vector(124,8)。 WHEN 24=Q=conv