【正文】 Q:OUT STD_LOGIC_VECTO。 ENTITY bysj IS PORT( CLK,CLR:IN STD_LOGIC。 頂層模塊的 VHDL 源程序： LIBRARY IEEE。 END PROCESS。 WHEN OTHERS=NULL。 WHEN 100=Q=D4。 WHEN 010=Q=D2。 ARCHITECTURE rtl OF selecter IS BEGIN PROCESS(SEL) BEGIN CASE SEL IS WHEN 000=Q=D0。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 27 ENTITY selecter IS PORT( SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 函數(shù)選擇模塊的 VHDL 源程序： LIBRARY IEEE。 END PROCESS。 END CASE。 WHEN 63=Q=conv_std_logic_vector(255,8)。 WHEN 61=Q=conv_std_logic_vector(252,8)。 WHEN 59=Q=conv_std_logic_vector(245,8)。 WHEN 57=Q=conv_std_logic_vector(233,8)。 WHEN 55=Q=conv_std_logic_vector(217,8)。 WHEN 53=Q=conv_std_logic_vector(197,8)。 WHEN 51=Q=conv_std_logic_vector(176,8)。 WHEN 49=Q=conv_std_logic_vector(150,8)。 WHEN 47=Q=conv_std_logic_vector(124,8)。 WHEN 45=Q=conv_std_logic_vector(99,8)。 WHEN 43=Q=conv_std_logic_vector(75,8)。 WHEN 41=Q=conv_std_logic_vector(53,8)。 WHEN 39=Q=conv_std_logic_vector(34,8)。 WHEN 37=Q=conv_std_logic_vector(19,8)。 WHEN 35=Q=conv_std_logic_vector(8,8)。 WHEN 33=Q=conv_std_logic_vector(1,8)。 WHEN 31=Q=conv_std_logic_vector(0,8)。 WHEN 29=Q=conv_std_logic_vector(4,8)。 WHEN 27=Q=conv_std_logic_vector(13,8)。 WHEN 25=Q=conv_std_logic_vector(26,8)。 WHEN 23=Q=conv_std_logic_vector(43,8)。 WHEN 21=Q=conv_std_logic_vector(64,8)。 WHEN 19=Q=conv_std_logic_vector(87,8)。 WHEN 17=Q=conv_std_logic_vector(112,8)。 WHEN 15=Q=conv_std_logic_vector(137,8)。 WHEN 13=Q=conv_std_logic_vector(162,8)。 WHEN 11=Q=conv_std_logic_vector(186,8)。 WHEN 9=Q=conv_std_logic_vector(207,8)。 WHEN 7=Q=conv_std_logic_vector(225,8)。 WHEN 5=Q=conv_std_logic_vector(239,8)。 WHEN 3=Q=conv_std_logic_vector(249,8)。 WHEN 1=Q=conv_std_logic_vector(254,8)。 END IF。THEN IF TMP=63 THEN TMP:=0。EVENT AND CLK=39。THEN Q=00000000。 BEGIN IF CLR=39。 END sin。 ENTITY sin IS PORT( CLK,CLR:IN STD_LOGIC。 USE 。 正弦波函數(shù)發(fā)生模塊的 VHDL 源程序： LIBRARY IEEE。 END PROCESS。 END IF。THEN Q=11111111。THEN IF TAG=39。EVENT AND CLK=39。 END PROCESS。 END IF。 ELSE CNT:=0。139。 ELSIF CLK39。THEN TAG=39。 BEGIN IF CLR=39。 ARCHITECTURE rtl OF square IS SIGNAL TAG:STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 24 USE 。 方波函數(shù)發(fā)生模塊的 VHDL 源程序： LIBRARY IEEE。 END PROCESS。 END IF。039。 END IF。 TAG:=39。139。THEN IF TMP=11111111THEN TMP:=00000000。THEN IF TAG=39。EVENT AND CLK=39。THEN TMP:=00000000。 BEGIN IF CLR=39。 ARCHITECTURE rtl OF ladder IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 USE 。 梯形波函數(shù)發(fā)生模塊的 VHDL 源程序： LIBRARY IEEE。 END PROCESS。 END IF。 23 END IF。039。 ELSE IF TMP=00000001THEN TMP:=00000000。 ELSE TMP:=TMP+1。 TAG:=39。039。139。 ELSIF CLK39。139。 VARIABLE TAG:STD_LOGIC。 END triigle。 ENTITY triigle IS PORT( CLK,CLR:IN STD_LOGIC。 USE 。 END rtl。 Q=TMP。 END IF。THEN IF TMP=00000000THEN TMP:=11111111。EVENT AND CLK=39。THEN TMP:=11111111。 BEGIN 22 IF CLR=39。 END decrease。 ENTITY decrease IS PORT( CLK,CLR:IN STD_LOGIC。 USE 。 END rtl。 Q=TMP。 END IF。THEN IF TMP=11111111THEN TMP:=00000000。EVENT AND CLK=39。THEN TMP:=00000000。 BEGIN IF CLR=39。 END increase。 ENTITY increase IS PORT( CLK,CLR:IN STD_LOGIC。 USE 。 要做好一個設(shè)計，就必須做到：在設(shè)計程序之前，對所用 VHDL 有一個系統(tǒng)的了解，知道該單片機(jī)內(nèi)有哪些資源；要有一個清晰的思路和一個完整的軟件流程圖；在設(shè)計程序時，不能妄想一次就將整個程序設(shè)計好，反復(fù)修改、不斷改進(jìn)是程序設(shè)計的必經(jīng)之路；要養(yǎng)成注釋程序的好習(xí)慣，一個程序的完美與否不僅僅是實現(xiàn)功能，而應(yīng)該讓人一看就能明白你的思路，這樣也為資料的保存和交流提供了方便；在設(shè)計課程過程中遇到問題是很正常 ，我們應(yīng)該將每次遇到的問題記錄下來，并分析清楚，將之一一解決 。導(dǎo)致了 整個設(shè)計時間上的延長，再后來軟件仿真，結(jié)果出不來等等問題。當(dāng)然在設(shè)計的過程中，不可避免的碰到了許多問題。 因此采用基于 EDA 設(shè)計的函數(shù)發(fā)生器簡單快捷且方便可調(diào)，其修改和擴(kuò)充功能強(qiáng)大，其開發(fā)及生產(chǎn)價值很大。 （ 4）在設(shè)計過程中 ， 可以將一些常用的模塊定義為相應(yīng)的邏輯 元件符號 ， 以便共享和復(fù)用 ， 使 其 具有重用和可移植性 ， 實現(xiàn)一些復(fù)雜系統(tǒng)的設(shè)計 ,提高工作效率 [12]。 （ 2）在信號量化的過程中 ， 可以實現(xiàn)任意模數(shù)的計數(shù)器 ， 如加、減計數(shù) ， 方便的實現(xiàn)遞增 、 遞減 斜波 的設(shè)計。 基于 EDA 技術(shù) 對函數(shù)發(fā)生器進(jìn)行建模設(shè)計，體現(xiàn)出了 電子設(shè)計自動化 設(shè)計電子器件的快捷方便的優(yōu)勢。1 第五章 結(jié)束語 總結(jié) 本設(shè)計利用了具有強(qiáng)大仿真功能和設(shè)計功能的 QuartusII 軟件進(jìn)行仿真，實現(xiàn)了遞增斜波、遞減斜波、三角波等六種波形的智能函數(shù)發(fā)生器的設(shè)計。智能函數(shù)發(fā)生器總體框圖如下圖所示；圖中輸入 CLK 為時鐘信號，用于調(diào)整輸出波形的頻率；輸入 CLR 為復(fù)位信號；輸入SEL[2..0]為選擇信號，用于選擇輸出波形。其電路圖和仿真結(jié)果圖如下所示。 圖 412 正弦波信號產(chǎn)生模塊電路圖 16 圖 413 正弦波函數(shù)發(fā)生電路波形仿真圖 函數(shù)選擇器模塊 選擇器產(chǎn)生原理：選擇器是一個 6 選 1 的數(shù)據(jù)選擇器，其中 SEL 為波形數(shù)據(jù)選擇端口， D0— D5 為 6 位二進(jìn)制輸入端口 ， Q 為 8 位二進(jìn)制輸出端口。其頻率取決于讀取數(shù)據(jù)的速度。 圖 410 方波 信號產(chǎn)生模塊電路圖 圖 411 方波函數(shù)發(fā)生電路波形仿真圖 正弦波信號產(chǎn)生模塊 正弦波產(chǎn)生原理：預(yù)先在一個正弦周期中平均選取了 64 個求值點(diǎn)，計算得到每個點(diǎn)在正 弦函數(shù)中的值，并將