【正文】
。 when others= next_state=st0。 else next_state=st2。039。 end if。 else next_state=st1。 if(pulse_width=pulse_rfp) then next_state=st1。 when st1 = pulse_c=39。pulse_c=39。 end process。 end if。 if(count=pulse_rfp) then count = conv_std_logic_vector(1,32)。 SIGNAL count : STD_LOGIC_VECTOR (31 DOWNTO 0)。 signal clr : std_logic:=39。 signal current_state:states:=st0。139。 END ENTITY Pulse_Generater。脈沖重頻 pulse_width : IN STD_LOGIC_VECTOR (31 DOWNTO 0)。系統(tǒng)時(shí)鐘 sys_rst : IN STD_LOGIC。 USE 。 USE 。 脈沖產(chǎn)生模塊的框圖如 下圖所示： 根據(jù)設(shè)置的脈沖寬度和 脈重復(fù)頻率來產(chǎn)生占空比可調(diào)的脈沖。 END ARCHITECTURE rt1。 END IF。)。 Control_word_s = (others=39。039。 Control_word = Control_word_s + Phase_word。139。139。 BEGIN line : PROCESS (clk,Pulse_Enb) BEGIN IF (clk39。 END ENTITY controlword。 Phase_word : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。 Pulse_Enb : IN STD_LOGIC。 USE 。 USE 。 相位累加器的模塊框圖如右圖所示，當(dāng)時(shí)鐘上升沿到來時(shí)，執(zhí)行相位累加運(yùn)算，并輸出控制字。 主要設(shè)計(jì)模塊及程序 相位累加器 相位累加器是 DDS 最基本的組成部分，用于實(shí)現(xiàn)相位的累加并存儲其累加結(jié)果。 DDS 工作過程為：每次系統(tǒng)時(shí)鐘的上升沿到來時(shí)，相位累加器（ 24 位）中 的值累加上頻率寄存器（ 12 位）中的值，再用累加器作為地址進(jìn)行 ROM 查表，查到的值送到 D\A進(jìn)行轉(zhuǎn)換。 系統(tǒng)設(shè)計(jì)方案 DDS 是數(shù)字式的頻率合成器，數(shù)字式頻率合成器要產(chǎn)生一個(gè) sinwt 的正 弦信號的方法是：在每次系統(tǒng)時(shí)鐘的觸發(fā)沿到來時(shí)，輸出 相應(yīng)相位的幅度值，每次相位的增值為 WT(T金陵科技學(xué)院學(xué)士學(xué)位論文 6 直接數(shù)字頻率合成器 21 為系統(tǒng)時(shí)鐘周期 )。 系統(tǒng)設(shè)計(jì)需求 設(shè)計(jì)一個(gè)正弦信號波形發(fā)生器。幅度 /相位轉(zhuǎn)換電路實(shí)質(zhì)上是一個(gè)波形寄存器，以供查表使用。頻率累加器對輸入信號進(jìn)行累加運(yùn)算，產(chǎn)生頻率控制數(shù)據(jù)（ frequency data 或相位步進(jìn)量）。 DDS 的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。然而在某些場合，專用的數(shù)字頻率合成芯片在控制方式、置頻速率 等方面與系統(tǒng)的要求差距很大，這時(shí)如果用高性能的 FPGA 器件設(shè)計(jì)符合自己需要的數(shù)字頻率合成器電路就是一個(gè)很好的解決方法。 END rtl。 U6: square PORT MAP(CLK,CLR,D5)。 U4: ladder PORT MAP(CLK,CLR,D3)。 U2: decrease PORT MAP(CLK,CLR,D1)。 SIGNAL D5: STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL D3: STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL D1: STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT selecter。 D0,D1,D2,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT square。 COMPONENT square IS PORT( CLK,CLR:IN STD_LOGIC。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT ladder。 COMPONENT ladder IS PORT( CLK,CLR:IN STD_LOGIC。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT decrease。 COMPONENT decrease IS PORT( CLK,CLR:IN STD_LOGIC。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END top。 SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 USE 。 其中，CLK 為輸入時(shí)鐘脈沖，時(shí)鐘上升沿有效； CLR 為復(fù)位清零信號，當(dāng)信號高電平有效時(shí)，系統(tǒng)即時(shí)恢復(fù)為初始狀態(tài)；SEL[2… 0]為輸出選擇信號，該信號的不同取值對應(yīng)遞增斜波、遞減斜波、 三角波、梯形波、正弦波和方波六種不同波形輸出； Q[7… 0]為輸出信號，根據(jù)輸出函數(shù)選擇信號 SEL[]的取值輸出相應(yīng)的波形。 END rtl。 END CASE 。 WHEN 101=Q=D5。 WHEN 011=Q=D3。 WHEN 001=Q=D1。 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計(jì) 過程 17 END selecter?！x選擇信號 圖 4 D0,D1,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。其中 SEL[2… 0]為輸出函數(shù)選擇信號，根據(jù)該信號的取值，電路將選擇輸入信號 D0[7… 0]~D5[7… 0]中的某一組數(shù)據(jù)，作為輸出信號在輸出端 Q[7… 0]輸出。 函數(shù)選擇模塊 函數(shù)選擇電路的本質(zhì)是一個(gè)簡單的譯碼器模塊。 END PROCESS。 END IF。THEN Q=11111111。THEN IF TAG=39。EVENT AND CLK=39。 END PROCESS。 END IF。 ELSE ——時(shí)鐘計(jì)數(shù)滿，輸出翻轉(zhuǎn) CNT:=0。139。 ELSIF CLK39。THEN TAG=39。 BEGIN IF CLR=39。 ARCHITECTURE rtl OF square IS 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計(jì) 過程 16 SIGNAL TAG:STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 USE 。 方波函數(shù)發(fā)生模塊的 VHDL源程序如下： LIBRARY IEEE。 END PROCESS。 END CASE 。 WHEN 63=Q=conv_std_logic_vector(255,8)。 WHEN 61=Q=conv_std_logic_vector(252,8)。 WHEN 59=Q=conv_std_logic_vector(245,8)。 WHEN 57=Q=conv_std_logic_vector(233,8)。 WHEN 55=Q=conv_std_logic_vector(217,8)。 WHEN 53=Q=conv_std_logic_vector(197,8)。 WHEN 51=Q=conv_std_logic_vector(174,8)。 WHEN 49=Q=conv_std_logic_vector(150,8)。 WHEN 47=Q=conv_std_logic_vector(124,8)。 WHEN 45=Q=conv_std_logic_vector(99,8)。 WHEN 43=Q=conv_std_logic_vector(75,8)。 WHEN 41=Q=conv_std_logic_vector(53,8)。 WHEN 39=Q=conv_std_logic_vector(34,8)。 WHEN 37=Q=conv_std_logic_vector(19,8)。 WHEN 35=Q=conv_std_logic_vector(8,8)。 WHEN 33=Q=conv_std_logic_vector(1,8)。 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計(jì) 過程 15 WHEN 31=Q=conv_std_logic_vector(0,8)。 WHEN 29=Q=conv_std_logic_vector(4,8)。 WHEN 27=Q=conv_std_logic_vector(13,8)。 WHEN 25=Q=conv_std_logic_vector(26,8)。 WHEN 23=Q=conv_std_logic_vector(43,8)。 WHEN 21=Q=conv_std_logic_vector(64,8)。 WHEN 19=Q=conv_std_logic_vector(87,8)。 WHEN 17=Q=conv_std_logic_vector(112,8)。 WHEN 15=Q=conv_std_logic_vector(137,8)。 WHEN 13=Q=conv_std_logic_vector(162,8)。 WHEN 11=Q=conv_std_logic_vector(186,8)。 WHEN 9=Q=conv_std_logic_vector(207,8)。 WHEN 7=Q=conv_std_logic_vector(225,8)。 WHEN 5=Q=conv_std_logic_vector(239,8)。 WHEN 3=Q=conv_std_logic_vector(249,8)。 WHEN 1=Q=conv_std_logic_vector(254,8)?！麛?shù)計(jì)數(shù) END IF。THEN IF TMP=63 THEN TMP:=0。EVENT AND CLK =39。 THEN ——復(fù)位清零 Q=00000000?！x整數(shù)型變量 BEGIN IF CLR=39。 END SIN。 ENTITY SIN IS ——定義實(shí)體 PORT( CLK,CLR:IN STD_LOGIC。 USE 。 正弦波函數(shù)發(fā)生模塊的 VHDL語言： LIBRARY IEEE。 END PROCESS。 END IF。039。 END IF。 —— 實(shí)現(xiàn)梯行波 TAG:=39。139。 THEN IF TMP=11111111 THEN TMP:=00000000。 THEN IF TAG=39。EVENT AND CLK=39。 THEN —— 復(fù)位清零 TMP:= 00000000。 BEGIN IF CLR=39。 ARCHITECTURE rtl OF ladder IS BEGIN PROCESS(CLK,CLR) —— 啟動(dòng)進(jìn)程 VARIABLE TMP: STD