基于fpga和quartusii設(shè)計的智能函數(shù)發(fā)生器畢業(yè)設(shè)計論文(參考版)
2025-06-29 15:08本頁面
【正文】 //將 ROM 中對應(yīng)數(shù)據(jù)傳遞輸出端口 data 輸出endmodule。 3: address=addr+24。 1: address=addr+8。 else addr=addr+1。hxx。31 : romout = 0。29 : romout = 10。27 : romout = 20。 //反三角波初值25 : romout = 30。23 : romout = 35。21 : romout = 25。19 : romout = 15。 //正三角波初值17 : romout = 5。15: romout = 1。基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 21 頁 13: romout = 1。11: romout = 3。 //方波初值9 : romout = 3。7 : romout = 3。5 : romout = 3。3 : romout = 17。 //正弦波初值1 : romout = 17。 //ROM 的設(shè)定 input[5:0] address。end elsei=i+1。 endalways (posedge f_clk) //利用計數(shù)器實現(xiàn)任意分頻begin基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 20 頁 if(i==p) //設(shè)定頻率控制字 pbegin i=0。 addr=0。reg f_out。reg [5:0] addr,address。 //內(nèi)置晶振output [7:0] data。 //頻率控制字input[1:0] choose。 基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 19 頁 /*************************************************** 名稱：基于 Verilog 編程的智能函數(shù)發(fā)生器設(shè)計程序***************************************************/module Sin(f_clk,p,choose,data)。 end process。 when others=null。 when 10=q=d2。architecture xuan_4_arc of xuan_4 is begin process(sel) begin case sel is when 00=q=d0。 q:out std_logic_vector(7 downto 0) )。entity xuan_4 isport ( sel: in std_logic_vector(1 downto 0)。use 。end fangbo_arc。 end if。 else q3=00000000。139。139。process(clk,t) begin if clk39。 end if。 t=not t。定義 64 分頻，實際時增大數(shù)字，減小分頻系數(shù) ,因為 FPGA 系統(tǒng)的時鐘基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 18 頁 為 50MH 的。139。 elsif clk39。 then t=39。 beginif clr=39。architecture fangbo_arc of fangbo issignal t: bit。 q3: out std_logic_vector(7 downto 0))。use 。****************方波****************library ieee。end process。分頻 if 結(jié)束end if。 else m2=m2+1。 end if。039。 else if tmp2=00000001 then向下鋸齒波 tmp2=00000000。 else tmp2=tmp2+1。向上的鋸齒波 a:=39。039。定義 8 分頻，實際時增大數(shù)字，減小分頻系數(shù)，因為 FPGA 系統(tǒng)的時鐘為基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 17 頁 50MH 的。139。 elsif clk39。039。039。signal tmp2:std_logic_vector(7 downto 0)。end entity。entity sanjiao isport ( clk,reset: in std_logic。use 。end jian_arc。 q1=tmp1。 end if。遞減 end if。 if tmp1=00000000 then tmp1=11111111。 then if m1=0 then m1=7。event and clk=39。 then m1=7。begin基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 16 頁 process(clk,reset)敏感信號 beginif reset=39。architecture jian_arc of jian issignal m1:integer range 7 to 0。 q1: out std_logic_vector(7 downto 0))。use 。***************遞減鋸齒波的產(chǎn)生**************library ieee。end process。end if。 else m0=m0+1。產(chǎn)生鋸齒波 else tmp0=tmp0+1。定義 8 分頻，實際時增大數(shù)字，減小分頻系數(shù)，因為 FPGA 系統(tǒng)的時鐘為50MH 的。139。 elsif clk39。039。signal tmp0:std_logic_vector(7 downto 0)。end entity。entity zeng is port (clk,reset: in std_logic。use 。end boxin_arc。 u3: fangbo port map(clk=clk,clr=reset,q3=y3)。 u1: jian port map(clk=clk,reset=reset,q1=y1)。 signal y0,y1,y2,y3:std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0) )?；?FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 14 頁 ponent xuan_4 is元件調(diào)用 port ( sel: in std_logic_vector(1 downto 0)。 q3: out std_logic_vector(7 downto 0))。 end ponent。
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