【正文】 USE 。 WHEN 011=Q=D3。 USE 。 WHEN 62=Q=conv_std_logic_vector(254,8)。 WHEN 54=Q=conv_std_logic_vector(207,8)。 WHEN 46=Q=conv_std_logic_vector(112,8)。 WHEN 38=Q=conv_std_logic_vector(26,8)。 WHEN 30=Q=conv_std_logic_vector(1,8)。 WHEN 22=Q=conv_std_logic_vector(53,8)。 WHEN 14=Q=conv_std_logic_vector(150,8)。 WHEN 6=Q=conv_std_logic_vector(233,8)。 ELSE TMP:=TMP+1。 ARCHITECTURE rtl OF sin IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:INTEGER RANGE 0 TO 63。 END rtl。139。THEN IF CNT63 THEN CNT:=CNT+1。 BEGIN PROCESS(CLK,CLR) VARIABLE CNT:INTEGER RANGE 0 TO 63。 END rtl。139。139。 END ladder。 Q=TMP。 END IF。EVENT AND CLK=39。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END IF。139。 遞減斜波函數(shù)發(fā)生模塊的 VHDL 源程序： LIBRARY IEEE。139。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。對(duì)于代碼的前后順序及調(diào)用掌握得還不夠好；對(duì)于一些相關(guān)的應(yīng)用軟件沒能熟練掌握。 （ 1）信號(hào)發(fā)生器的功能測(cè)試與仿真實(shí)驗(yàn)結(jié)果表明 ， 時(shí)序和波形正確 ， 達(dá)到了設(shè)計(jì)的功能要求 ， 說(shuō)明該設(shè)計(jì) 方案 是有效的。函數(shù)選擇模塊的本質(zhì)即選擇譯碼電路。其電路圖和仿真結(jié)果圖如下所示。其電路圖和仿真結(jié)果圖如下所示。三角波的產(chǎn)生是在輸出波形的前半周期內(nèi)從 0 累加到最大值 255（ 8 位 ） ，在后 半周期從最大值遞減到 0 來(lái)實(shí)現(xiàn)的。 正 弦 波 產(chǎn) 生 電 路正 弦 波 產(chǎn) 生 電 路方 波 產(chǎn) 生 電 路方 波 產(chǎn) 生 電 路三 角 波 產(chǎn) 生 電 路三 角 波 產(chǎn) 生 電 路梯 形 波 產(chǎn) 生 電 路梯 形 波 產(chǎn) 生 電 路遞 減 斜 波 產(chǎn) 生 電 路遞 減 斜 波 產(chǎn) 生 電 路遞 增 斜 波 產(chǎn) 生 電 路遞 增 斜 波 產(chǎn) 生 電 路時(shí) 鐘 發(fā) 生 電 路時(shí) 鐘 發(fā) 生 電 路函 數(shù) 選 擇 電 路函 數(shù) 選 擇 電 路輸 出 電 路輸 出 電 路 圖 31 系統(tǒng)框圖 根據(jù)系統(tǒng)整體設(shè)計(jì)要求 ,信號(hào)發(fā)生器由 信 號(hào)產(chǎn)生模塊、信號(hào)控制模塊。 （ 8) 進(jìn)行管腳分配。 9 具體步驟如下： （ 1) 打開 QuartusII 軟件。既支持 TTL 電路，也支持 CMOS 電路；既可用 CPLD 芯片實(shí)現(xiàn)，也可以采用 FPGA 實(shí)現(xiàn) [11]。作為一種通用的硬件描述語(yǔ)言， VHDL 具有以下基本特點(diǎn)： VHDL 支持結(jié)構(gòu)化和自頂向下的設(shè)計(jì)方法，這樣非常便于設(shè)計(jì)的模塊化。 20 世紀(jì) 70 年代末和 80 年代初，美國(guó)國(guó)防部提出了 VHSIC（ Very High Speed Integrated Circuit） 計(jì)劃，其目標(biāo)是為下一代集成電路的生產(chǎn)實(shí)現(xiàn)階段性的工藝極限，以及建立一項(xiàng)新的描述方法。 （ 2）自上而下 (TopDown)的設(shè)計(jì)方法 自上而下的設(shè)計(jì)是從系統(tǒng)級(jí)開始，把系統(tǒng)劃分為基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直這樣做下去，直到可以直接用 EDA 元件庫(kù)中的元件來(lái)實(shí)現(xiàn)為止。 HDL 語(yǔ)言既包含一些高層程序設(shè)計(jì)語(yǔ)言的結(jié)構(gòu)形式，同時(shí)也兼顧描述硬件線路連接的具體構(gòu)件。 FPGA設(shè)計(jì)流程見圖 21。 編譯完成 后，在綜合前即可對(duì)所描述的內(nèi)容進(jìn)行功能仿真。可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 設(shè)計(jì)原理 FPGA 采用了邏輯單元陣列 LCA(Logic Cell Array)這樣一個(gè)新概念， FPGA 的電路結(jié)構(gòu)是由若干獨(dú)立的可編程邏輯模塊組成，用戶可以通過(guò)編程將這些模塊連接成所需要設(shè)計(jì)的數(shù)字系統(tǒng)。 早期的 PDL器件可以實(shí)現(xiàn)速度特性較好的邏輯功能，但由于其結(jié)構(gòu)過(guò)于簡(jiǎn)單，因此，只能用于實(shí)現(xiàn)較小規(guī)模的電路設(shè)計(jì) [5]。 FPGA 技術(shù) FPGA 的發(fā)展 現(xiàn)場(chǎng)可編程門陣列 FPGA(Field Programmable Gate Array FPGA)是在 PAL、 GAL、CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。如利用二維圖形編輯與分析工具，輔助進(jìn)行集成電路版圖編輯， PCB 布局布線等工作。并 設(shè)置一個(gè)波形選擇開關(guān)，通過(guò)此開關(guān)可以選擇以上各種不同種類的輸出函數(shù)波形。 目前我國(guó)研制的函數(shù)信號(hào)發(fā)生器取得了一定的成果，但總的來(lái)說(shuō)，我國(guó)高精度的標(biāo)準(zhǔn)信號(hào)源產(chǎn)品較少并且產(chǎn)品落后，可靠 性較差，并且研究起步較晚，與國(guó)外發(fā)達(dá)國(guó)家比較水平差距比較大，我國(guó)函數(shù)信號(hào)發(fā)生器還沒有形成真正的產(chǎn)業(yè)，所以現(xiàn)在研究基于直接數(shù)字頻率合成技術(shù)與 FPGA相結(jié)合的函數(shù)發(fā)生器并且研制出相關(guān)的產(chǎn)品將對(duì)我國(guó)國(guó)防、科研、教育起到深遠(yuǎn)的意義。直接數(shù)字頻率合成是由 J. Tierney和. Rader于 1971年提出的技術(shù)，其主要優(yōu)點(diǎn)是它的輸出頻率、相位和幅度能夠在數(shù)字處理器的控制下精確而快速地變換，并且相位變化連續(xù)，易于集成和調(diào)整 [16]。這種信號(hào)發(fā)生器雖然具有輸出信號(hào)頻率范圍寬，結(jié)構(gòu)簡(jiǎn)單等優(yōu)點(diǎn)，但輸出波形單一，且頻率穩(wěn)定度和準(zhǔn)確度較差不能達(dá)到我們的要求。而且由于設(shè)計(jì)采用了 EDA 技術(shù)，縮短了開發(fā)研制周期，提高了設(shè)計(jì)效率，使系統(tǒng)具有該函數(shù)信號(hào)發(fā)生器具有輸出穩(wěn)定，設(shè)計(jì)靈活 ,實(shí)現(xiàn)簡(jiǎn)單 ,性能穩(wěn)定的特點(diǎn)。 本課題以硬件描述語(yǔ)言 VHDL 為開發(fā)語(yǔ)言，通過(guò) Altera 公司的QuartusII 軟件環(huán)境完成了頻率可調(diào)的智能函數(shù)發(fā)生器的程序設(shè)計(jì) ,并進(jìn)行了邏輯綜合，仿真，設(shè)計(jì)了一種可 以產(chǎn)生遞增斜波、遞減斜波、梯形波、正弦波、方波、三角波六種常用信號(hào)的函數(shù)發(fā)生器。但是傳統(tǒng)的信號(hào) 發(fā)生器大多采用專用芯片或單片機(jī)或模擬電路，存在成本高或控制方式不靈活或波形種類少等問題，其性能己經(jīng)難以滿足現(xiàn)在的要求[2]。這個(gè)時(shí)期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件構(gòu)成的電路存在著尺寸大、價(jià)格貴、功耗大等缺點(diǎn)，并且要產(chǎn)生較為復(fù)雜的信號(hào)波形，則電路結(jié)構(gòu)非常復(fù)雜。不久以后，Analogic公司推出了型號(hào)為 Data2020的多波形合成器， Leeroy公司生產(chǎn)的型號(hào)為 9100的任意波形發(fā)生器等 [2]。因此，設(shè)計(jì)的第一個(gè)步驟就是劃分確定系統(tǒng)整體的結(jié)構(gòu)，然后將每一個(gè)模塊一一實(shí)現(xiàn)，最后再把每一個(gè)小模塊組合起來(lái)，實(shí)現(xiàn)整個(gè) FPGA 預(yù)定的功能。 EDA 技術(shù)的發(fā)展可分為 3 個(gè)階段 [11]。 EDA 工具以系統(tǒng)級(jí)設(shè)計(jì)為核心，包括了系統(tǒng)行為級(jí)描述與結(jié)構(gòu)綜合、系統(tǒng)仿真與測(cè)試驗(yàn)證、系統(tǒng)劃分與指標(biāo)分配及系統(tǒng)決策與文件生成等一系列完整的功能。 可編程邏輯器件 PLD（ Programmable Logic Device） 是 20 世紀(jì) 70 年代發(fā)展起來(lái)的一種新器件，早期的 PLD 只有可編程只讀存儲(chǔ)器 （ PROM） ，紫外線可擦除只讀存儲(chǔ)器 （ EPROM） 和電可擦除只讀存儲(chǔ)器 （ EEPROM） 3 種。近年來(lái)， FPGA 市場(chǎng)發(fā)展十分迅速，各大 FPGA 廠商，有代表性的是 Altera 公司， Xilinx 公司，不斷采用新技術(shù)來(lái)提高FPGA 器件的容量，增強(qiáng)軟件的性能。 FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。完整的 FPGA設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合優(yōu)化、綜合后仿真、布局布線、布局布線后仿真、板級(jí)仿真與驗(yàn)證、加載配置與在線調(diào)試等主要步驟 [8]。在設(shè)計(jì)處理完成后，對(duì)系統(tǒng)各個(gè)模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系。即利用計(jì)算機(jī)的計(jì)算能力對(duì)用Verilog HDL 或 VHDL 建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真，然后再自動(dòng)綜合以生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表，根據(jù)網(wǎng)表在某種工藝的器件上自動(dòng)生成具體電路。使用 HDL 可 以描述硬件電路的功能和其時(shí)序要求 [11]。 VHDL 語(yǔ)言 VHDL(Very High Speed Integrated Circuit HDL)來(lái)編寫程序的。 VHDL 采用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，它與傳統(tǒng)的門級(jí)方式相比更適合于大規(guī)模集成電路系統(tǒng)的設(shè)計(jì)。 使用 VHDL 在進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)可以不了解電路的結(jié)構(gòu)細(xì)節(jié)，因此相對(duì)于Verilog HDL 來(lái)說(shuō)，為設(shè)計(jì)者減少了大量的工作，極大的提高工作效率，并可以延長(zhǎng)設(shè)計(jì)的生命周期。 QuartusII 軟件提供了可編程片上系統(tǒng) (SOPC)設(shè)計(jì)的一個(gè)綜合開發(fā)環(huán)境，是 進(jìn)行SOPC 設(shè)計(jì)的基礎(chǔ)。 （ 5) 建立原理圖或用 VHDL 語(yǔ)言描述設(shè)計(jì)電路。 本設(shè)計(jì)主要由波形選擇部分，波形發(fā)生部分和輸出部分組成。 本系統(tǒng)電路設(shè)計(jì)簡(jiǎn)單，且可以根據(jù)實(shí)際的不同需要，修改程序時(shí)寫入相應(yīng)的波形數(shù)據(jù)，即可輸出想要的波形，而無(wú)需更改硬件電路，該設(shè)計(jì)成本低，可靠性高，操作靈活方便 [6]。軟件設(shè)計(jì)流程圖見圖 32。圖 47 說(shuō)明了三角波函數(shù)在最大值（即輸出全 1）附近的波形變化。其頻率取決于讀取數(shù)據(jù)的速度。1 第五章 結(jié)束語(yǔ) 總結(jié) 本設(shè)計(jì)利用了具有強(qiáng)大仿真功能和設(shè)計(jì)功能的 QuartusII 軟件進(jìn)行仿真，實(shí)現(xiàn)了遞增斜波、遞減斜波、三角波等六種波形的智能函數(shù)發(fā)生器的設(shè)計(jì)。 因此采用基于 EDA 設(shè)計(jì)的函數(shù)發(fā)生器簡(jiǎn)單快捷且方便可調(diào)，其修改和擴(kuò)充功能強(qiáng)大，其開發(fā)及生產(chǎn)價(jià)值很大。 USE 。THEN TMP:=00000000。 Q=TMP。 END decrease。THEN IF TMP=00000000THEN TMP:=11111111。 USE 。139。 TAG:=39。 23 END IF。 USE 。THEN TMP:=00000000。139。 END IF。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 ELSIF CLK39。 END PROCESS。 END IF。 ENTITY sin IS PORT( CLK,CLR:IN STD_LOGIC。EVENT AND CLK=39。 WHEN 3=Q=conv_std_logic_vector(249,8)。 WHEN 11=Q=conv_std_logic_vector(186,8)。 WHEN 19=Q=conv_std_logic_vector(87,8)。 WHEN 27=Q=conv_std_logic_vector(13,8)。 WHEN 35=Q=conv_std_logic_vector(8,8)。 WHEN 43=Q=conv_std_logic_vector(75,8)。 WHEN 51=Q=conv_std_logic_vector(176,8)。 WHEN 59=Q=conv_std_logic_vector(245,8)。 END PROCESS。 ARCHITECTURE rtl OF selecter IS BEGIN PROCESS(SEL) BEGIN CASE SEL IS WHEN 000=Q=D0。 END PROCESS。 Q:OUT STD_L