【導讀】第3章基于QuartusII軟件的HDB3碼編碼器的設計???????有些場合可不經(jīng)過載波調制和解調過程，而對基帶信號進行直接傳輸。HDB3碼因具有無直流成分，低頻成分少和連0個數(shù)最多不超。HDB3碼是數(shù)字基帶通信系統(tǒng)中重要組成部分之一，因其具有無直流成份，檢錯能力強，具有時鐘恢復性能等優(yōu)點，成為ITU推薦使用的基帶傳輸碼型之一。器的方法，具有電路簡單，成本低，開發(fā)周期短，執(zhí)行速度高，升級方便等特點。和最常用的NRZ碼相比，HDB3碼具有很多。破壞，因而在接收端根據(jù)HDB3碼這一獨特規(guī)律特性，可檢出錯誤并糾正錯誤，同時HDB3碼方便提取位定時信息。和單片機實現(xiàn)該碼制的轉換功能。發(fā)工具，適合于FPGA實現(xiàn)的HDB3編碼器的設計方案。它是該公司前一代CPLD/FPGA集成開發(fā)環(huán)境MAX+PUSII的更新?lián)Q代產(chǎn)品。與其它EDA軟件相比較QuartusⅡ軟件的特點主。性能影響較小或無影響的后續(xù)模塊。高效的期間編程與驗證工具?？勺x入標準的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。的設計描述與期間無關。VHDL語言程序易于共享和復用。

　　

【正文】 hen codeoutv=00。 用 00 代表 0 count0=0。 else case codein is when 39。139。=codeoutv=01。 用 01 代表 1 count0=0。 when 39。039。= if(count0=3)then 當有 4 個連續(xù)的 0時插入 V codeoutv=11。 用 11 代表 V count0=0。 else count0=count0+1。 codeoutv=00。 end if。 when others= codeoutv=00。 count0=count0。 end case。 end if。 23 end if。 end process add_v。 s0(0)=codeoutv(0)。 s1(0)=codeoutv(1)。 generate_inst:for i in 0 to 2 generate調用庫中的 D觸發(fā)器來實現(xiàn)延遲作用 ds00:dff port map(s0(i),clk,s0(i+1))。 ds11:dff port map(s1(i),clk,s1(i+1))。 end generate。 add_b:process(clk) 插入符號 B 進程 begin if(rising_edge(clk)) then if(codeoutv=11) then if(firstv=0) then count1=0。 firstv=1。 flag=39。039。 s1(4)=s1(3)。 s0(4)=s0(3)。 else if(count1=0 and flag=39。139。) then 用 10代表 B s1(4)=39。139。 s0(4)=39。039。 count1=0。 else s1(4)=s1(3)。 s0(4)=s0(3)。 count1=0。 24 end if。 end if。 elsif(codeoutv=01) then flag=39。139。 count1=count1+1。 s1(4)=s1(3)。 s0(4)=s0(3)。 else s1(4)=s1(3)。 s0(4)=s0(3)。 count1=count1。 end if。 codeoutb=s1(4)amp。s0(4)。 end if。 end process add_b。 output:process(clk) 單極性變雙極性的進程 begin if(rising_edge(clk))then if((codeoutb=01)or(codeoutb=10))then 1 or B if(flag1b=1)then codeout=01。 flag1b=0。 else codeout=11。 flag1b=1。 end if。 elsif(codeoutb=11)then V if(flag1b=1)then 25 codeout=11。 else codeout=01。 end if。 else codeout=00。 flag1b=flag1b。 end if。 end if。 end process output。 end rtl。