基于quartusii軟件的數(shù)字時鐘設(shè)計-資料下載頁
2025-06-27 19:35本頁面
【正文】 r_one,hour_ten,time_bin: std_logic_vector(3 downto 0)。 signal a_sec_one,a_sec_ten:std_logic_vector(3 downto 0)。 signal bb:integer range 0 to 3。 beginnormal_counting:block時鐘計數(shù)模塊,從00：00:00到23:59：59signal full_sec:std_logic。signal full_min:std_logic。signal full_hour:std_logic。begin u0:div40M port map(clk=clk,f1hz=hz1)。元件的調(diào)用 u1:count60 port map(clr=clr,clk=hz1,one=sec_one,ten=sec_ten,full=full_sec)。 u2:count60 port map(clr=clr,clk=full_sec,one=min_one,ten=min_ten,full=full_min)。 u3:count24 port map(clr=clr,clk=full_min,one=hour_one,ten=hour_ten,full=full_hour)。end block normal_counting。scantime:block掃描時間的設(shè)定，這里為1毫秒（1000Hz）begin u4:sh1k port map(clk=clk,f1hz=hz1k)。end block scantime。scan_display:block將4位二進制的時間轉(zhuǎn)為BCD碼，顯示.begin u7:alarm_set port map(rst=clr,hz1=hz1,alarm=alarm,ok=ok,sec_tune=sec_button, sec_one=a_sec_one,sec_ten=a_sec_ten)。 u5:scan6 port map(clr=clr,clk=hz1k,s_one=a,s_ten=b, m_one=c,m_ten=d, h_one=e,h_ten=f, mux_out=time_bin, cs=cs)。 u6:bin2led port map(bin=time_bin,led=dout)。送到端口顯示end block scan_display。beep:process(hz1,clr)beginif rising_edge(hz1) then if sec_ten=0000and sec_one=0000and min_one=0000 and min_ten=0000 then if bb3 then bb=bb+1。 beep_driver=hz1。 else beep_driver=39。039。 end if。 end if。 end if。end process。 process(clr,hz1,alarm,ok,sec_button) begin if alarm=39。039。and ok=39。139。 then a=a_sec_ten。 b=a_sec_one。 end if。 if alarm=39。139。and ok=39。139。 then a=sec_one。 b=sec_ten。 c=min_one。 d=min_ten。 e=hour_one。 f=hour_ten。 end if。 if alarm=39。139。and ok=39。039。 then a=sec_one。 b=sec_ten。 c=min_one。 d=min_ten。 e=hour_one。 f=hour_ten。 end if。 end process。process(clr,hz1,alarm,ok,sec_button) begin if a_sec_ten =sec_ten and a_sec_one=sec_one then if bb3 then bb=bb+1。 beep_driver=hz1。 else beep_driver=39。039。 end if。 end if。 end process。end arch。四、symbol文件的創(chuàng)立 各引腳分配如下進行五、實驗小結(jié) 本設(shè)計采用自頂向下的設(shè)計方法和模塊化設(shè)計方式，它由秒計數(shù)模塊，分計數(shù)模塊，小時計數(shù)模塊，報警模塊，秒分時設(shè)置模塊和譯碼模塊，程序包，entity模塊（頂層模塊）八部分組成。設(shè)計簡單方便，層次清晰，工程的建立方便，無需單獨設(shè)計各個組件模塊產(chǎn)生原理圖文件后再進行電路連接設(shè)計。 在接上硬件電路，可以看到數(shù)碼管從00:00:00到23:59:59正常計數(shù)，當按下clr按鍵時,時鐘復(fù)位到00:00:00 從新計數(shù)。整點報時和鬧鈴模塊正常工作，由于按鍵數(shù)的限制，在本設(shè)計中，只設(shè)了調(diào)分和調(diào)秒的按鍵功能。在實驗中葉遇到了一系列的問題，如引腳的分配，和掃描模塊的設(shè)計?？偟膩碚f，對于做工程的，要先易后難，先一個模塊一個模塊著手，解決小的問題。最后將沒有問題的部分整合起來，在檢錯方面也是這樣的原則。通過本次的設(shè)計，我對硬件設(shè)計方面有了較為深刻的認識，其中包括工程的建立、流程、排錯檢錯、完善，提高了我的實踐能力
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