【正文】 logic: STD_LOGIC_vector(1 downto 0)。 SIGNAL alu_ctrl :std_logic_vector(3 downto 0)。 SIGNAL absel: STD_LOGIC_vector(1 downto 0)。 SIGNAL store,load,jamp,sleep: STD_LOGIC。 SIGNAL pc_out,addr: unsigned(7 DOWNTO 0)。 SIGNAL instruction: STD_LOGIC_VECTOR(15 DOWNTO 0)。 SIGNAL rd,rr,data,ir: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL reg_rd,reg_rr: UNSIGNED(7 DOWNTO 0)。 SIGNAL A,B ,R0: unsigned(7 downto 0)。 BEGIN U1: pc PORT MAP(clk = clk,fen = en,fromnrst = nrst,frompc_inc = pc_inc,frompc_load =pc_load,fromaddr =addr, pcout = pc_out)。 U2: pc_ram PORT MAP(clk = clk,fromnrst = nrst,pc_in = pc_out,waddr = waddr,wdata = wdata,wr = wr, toinstruction = instruction)。 U3: ir_ram PORT MAP(clk = clk,fromins = instruction,fromen = en,tord = rd,torr = rr,todata = data,toir = ir)。 U4: Tram PORT MAP(fclkr = clkr,fR0 =R0,fromrr = rr,fromrd = rd,fromdata = data,fromram_ctrl = ram_ctrl,fstore =store,fload = load,toreg_rr = reg_rr,toreg_rd = reg_rd)。 U5: alumux PORT MAP(fromreg_rr = reg_rr,fromreg_rd = reg_rd,fromabsel = absel,toA = A,toB = B)。 U6: alu PORT MAP(clk = clk,fromA = A,fromB = B,fromalu_ctrl = alu_ctrl,fload = load,fouten = outen,fromlogic = logic,R = R,c4= c4,tR0 = R0)。 U7: Fsm PORT MAP(clk = clk ,wr = wr,start = start,fsleep = sleep,fjamp = jamp,toen = en,topc_inc = pc_inc,topc_load =pc_load, tonrst = nrst)。 U8: time_ctrl PORT MAP(clk = clk ,tclkr = clkr)。 U9: control PORT MAP(fromir = ir,toabsel = absel,toalu_ctrl = alu_ctrl,tlogic = logic,tload = load,tjamp = jamp, tsleep = sleep,tstore =store, touten =outen,toram_ctrl = ram_ctrl)。 END ARCHITECTURE RTL。底層文件PC程序計(jì)數(shù)器LIBRARY IEEE。USE 。Use 。use 。ENTITY pc IS PORT ( clk,fen : IN STD_LOGIC 。 fromnrst : IN STD_LOGIC 。 frompc_inc : IN STD_LOGIC 。 pcout : out unsigned(7 downto 0) ) 。 END ENTITY pc。 ARCHITECTURE RTL OF pc IS BEGIN process (clk,frompc_inc,fromnrst,fen) variable cq: unsigned(7 downto 0)。 BEGIN IF fromnrst =39。139。 THEN cq := 00000000。 ELSIF clk39。event and clk=39。139。 THEN if (fen =39。139。) then if frompc_inc =39。139。 then cq := cq + 1。 end if。 end if。 end if。 pcout= cq。 end process。 end ARCHITECTURE RTL。PC_RAM程序存儲器LIBRARY IEEE。USE 。Use 。use 。entity pc_ram is port ( clk : in std_logic。 pc_in : in unsigned(7 downto 0)。 fromnrst :in std_logic。 waddr : in unsigned(7 downto 0)。 wdata : in std_logic_vector(15 downto 0)。 wr : in std_logic 。 toinstruction : out std_logic_vector(15 downto 0) )。 end pc_ram。architecture rtl of pc_ram is subtype word_t is std_logic_vector(15 downto 0)。 type memory_t is array(255 downto 0) of word_t。 signal ram : memory_t。begin process(clk,pc_in,fromnrst) begin if(rising_edge(clk)) then if(wr = 39。139。) then ram(conv_integer(waddr)) = wdata。 elsif fromnrst=39。139。 then toinstruction = 0000000000000000。 else toinstruction = ram(conv_integer(pc_in))。 end if。 end if。 end process。end rtl。指令寄存器IRLIBRARY IEEE。USE 。USE 。use 。ENTITY ir_ram IS PORT ( clk : IN STD_LOGIC 。 fromen : IN STD_LOGIC 。 fromins : in std_logic_vector(15 downto 0)。 toir : out std_logic_vector(3 downto 0)。 tord : out std_logic_vector(3 downto 0)。 torr : out std_logic_vector(3 downto 0)。 todata :out std_logic_vector(3 downto 0) ) 。 END ENTITY ir_ram。 ARCHITECTURE RTL OF ir_ram IS BEGIN process (clk,fromen,fromins) VARIABLE torra : std_logic_vector(3 downto 0)。 VARIABLE torda : std_logic_vector(3 downto 0)。 VARIABLE todataa : std_logic_vector(3 downto 0)。 VARIABLE toira : std_logic_vector(3 downto 0)。 BEGIN torda := fromins(3 downto 0)。 torra := fromins(7 downto 4)。 todataa := fromins(11 downto 8)。 toira := fromins(15 downto 12)。 IF fromen =39。139。 THEN if clk39。EVENT AND clk=39。139。 THEN torr = torra。 tord = torda。 todata = todataa。 toir = toira。 else null。 end if。 end if。 end process。 end ARCHITECTURE RTL。寄存器堆TRAMlibrary ieee。use 。Use 。use 。entity Tram is port ( fclkr,fstore,fload : in std_logic。 fR0 : in unsigned(7 downto 0)。 fromrr : in std_logic_vector(3 downto 0)。 fromrd : in std_logic_vector(3 downto 0)。 fromdata: in std_logic_vector(3 downto 0)。 fromram_ctrl : in std_logic_vector(1 downto 0) 。 toaddr : out unsigned(7 downto 0)。 toreg_rr,toreg_rd: out unsigned(7 downto 0) )；end Tram。 architecture rtl of Tram is subtype word_t is unsigned(7 downto 0)。 type memory_t is array(15 downto 0) of word_t。 signal ram : memory_t。 begin process(fclkr,fromram_ctrl,fstore,fload) VARIABLE value1 : std_logic_vector(7 downto 0)。 VARIABLE value2 : unsigned(7 downto 0)。 begin value1 :=fromrr amp。 fromdata。 value2 := unsigned(value1)。 if(rising_edge(fclkr)) then if (fstore = 39。139。) then case fromrd is when 0001 = ram(1) = fR0。 when 0010 = ram(2) = fR0。 when others = null。 end case。 elsif (fromram_ctrl = 11) then case fromrd is when 0001 = toreg_rd=ram(1)。 when 0010 = toreg_rd= ram(2)。 when others = null。 end case。 case fromrr is when 0001 = toreg_rr=ram(1)。 when 0010 = toreg_rr = ram(2)。 when others = null。 end case。 elsif (fromram_ctr