【導(dǎo)讀】口，設(shè)計(jì)實(shí)現(xiàn)了一種基于FPGA芯片的微處理器系統(tǒng)。最后采用QUARTUSII對(duì)設(shè)計(jì)進(jìn)行了仿真測(cè)試，結(jié)果表明設(shè)計(jì)

　　

【正文】 , frompc_inc = pc_inc, pcout = pc_out)。 各個(gè)模塊間的互連信號(hào)是用用 signal類型的變量聲明的。 SIGNAL en, nrst ,clkr: STD_LOGIC。 SIGNAL outen :STD_LOGIC。 將所有的功能模塊組合連接起來就成為一個(gè)整體，作為整個(gè)仿真的 頂層模塊。 綜合 RTL 電路圖 利用 硬件語言法構(gòu)建好頂層文件 ，把所有模塊組裝成了一個(gè)整體，在對(duì)這個(gè)整體 進(jìn)行 編譯和 綜合 成功后 即可對(duì)它進(jìn)行功能仿真。用 QUARTUSII對(duì)設(shè)計(jì)模塊進(jìn)行編譯及綜合后 生成的 RTL綜合電路圖如 圖 5— 1示。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 22 圖 5— 1 RTL綜合電路圖 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 23 綜合后的電路 結(jié)構(gòu)由程序計(jì)數(shù)器 PC模塊 、程序存儲(chǔ)器 PC_RAM模塊 、指令寄存器 IR_RAM模塊 、寄存器堆 TRAM模塊 、 數(shù)據(jù)選擇器 ALUMUX模塊、運(yùn)算器ALU模塊、控制器 CONTROL模塊、狀態(tài)機(jī) FSM模塊和時(shí)鐘發(fā)生器 TIME_CTRL模塊組成。各模 塊的輸出信號(hào)說明如表 4所示。 表 4 各模塊引腳說明 模塊 產(chǎn)生信號(hào) 功能 程序計(jì)數(shù)器 PC PC_OUT 送入 PC_RAM中提取對(duì)應(yīng)地址指令 程序存儲(chǔ)器 PC_RAM INSTRUCTION 送入 IR中鎖存指令 指令寄存器 IR_RAM IR 指令操作碼送入CONTROL進(jìn)行譯碼 RD 送入 TRAM在控制信號(hào)作用下對(duì)操作數(shù)進(jìn)行寫入和讀出操作 RR DATA 寄存器堆 TRAM REG_RD 送入 ALUMUX在控制信號(hào)作用下選擇操作數(shù) REG_RR 數(shù)據(jù)選擇器 ALUMUX A 送入 ALU控制信號(hào)作用下進(jìn)行輸入操作數(shù)運(yùn)算 B 運(yùn)算器 ALU R 輸出結(jié)果 C4 輸出溢出 R0 運(yùn)算結(jié)果送入 TRAM 時(shí)鐘發(fā)生器 TIME_CTRL CLKR 送入 TRAM控制讀寫 和數(shù)據(jù)輸出 時(shí)間 控制器 CONTROL ABSEL 送入 ALUMUX控制輸出操作數(shù) A、 B OUTEN 送入 TRAM控制數(shù)據(jù) 輸出 RAM_CTRL 送入 TRAM控 制數(shù)據(jù)的寫入和讀出 LOGIC 送入 ALU控 制 移位 操作 ALU_CTRL 送入 ALU控 制算術(shù) 和邏輯 運(yùn)算操作 LOAD 送入 ALU控制 操作數(shù)直接輸出 STORE 送入 TRAM控制 上條指令運(yùn)算結(jié)果的存儲(chǔ) SLEEP 送入 FSM控制 CPU狀 態(tài)轉(zhuǎn)入停機(jī)狀態(tài) 狀態(tài)機(jī) FSM NRST 送入 PC、 PC_RAM控制 其復(fù)位操作 EN 送入 PC、 IR_RAM控 制其是否能進(jìn)行操作 PC_INC 送 入 PC控制 加一操作 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 24 RISCCPU 的功能仿真驗(yàn)證 當(dāng)把所有的模塊都組裝成了一個(gè)整體，再 用 QUARTUSII對(duì)這個(gè)整體進(jìn)行編譯和綜合成功后就可以對(duì) CPU進(jìn) 行功能仿真。驗(yàn)證的工作是給它一個(gè)特定的程序，從軟件仿真 看它的運(yùn)行結(jié)果是否符合設(shè)計(jì)的原來設(shè)計(jì)。 算術(shù)運(yùn)算類指令驗(yàn)證 匯編語言 機(jī)器碼 MOV R1, 36。 0111010000100001 MOV R2, 129。 0111000110000010 ADD R1 , R2。 0001000000010010 END 。 1011000000000000 圖 52 加法操作仿真 仿 真結(jié)果如圖 51所示，當(dāng)寫信號(hào) WR為低電平時(shí)說明程序?qū)懭氤绦虼鎯?chǔ)器中 ，狀態(tài)機(jī)從待機(jī)復(fù)位狀態(tài)轉(zhuǎn)入執(zhí)行狀態(tài) ，在下一 周期時(shí) PC值加一，同時(shí)程序存儲(chǔ)器輸出 0地址的指令，指令寄存器在第二個(gè)周期鎖存指令，在下個(gè)周期的前半個(gè)時(shí)鐘控制器譯碼并發(fā)出控制信號(hào)，寄存器堆在控制信號(hào)控制下處理操作數(shù)，后半個(gè)周期進(jìn)行輸出操作。通過仿真可以看出，流水線使一條指令的執(zhí)行只需要一個(gè)時(shí)鐘周期的時(shí)間，且 PC的值是當(dāng)前執(zhí)行指令地址加 2，驗(yàn)證了前面提到的流水時(shí)序。數(shù)據(jù)傳送指令后四位代表寫入的寄存器地址， 7— 4位代表的是立即數(shù)的高四位， 11— 8位代表的是立即數(shù)的低四位，可以看到寄存器堆地址 1號(hào)和地址 2號(hào)分別寫入立即數(shù) 36和 129。算術(shù)運(yùn)算指令后 8位分別是源操作數(shù)地址和目的操作數(shù)地址，將操作數(shù) 136和 129取出送入運(yùn)算器中進(jìn)行加法運(yùn)算，最后結(jié)果輸出 165。停機(jī)指令將程序寄存器和指令寄存器復(fù)位清零。狀態(tài)轉(zhuǎn)換按待機(jī)→執(zhí)行→停機(jī)的順序進(jìn)行轉(zhuǎn)換。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 25 邏輯運(yùn)算類指令驗(yàn)證 匯編語言 機(jī)器碼 OR R1 , R2。 0100000000010010 圖 53 或運(yùn)算仿真 仿真結(jié)果如圖 52所示，邏輯算術(shù)指令將操作數(shù)送入運(yùn)算器中進(jìn)行或操作，最后結(jié)果輸出 10100101。 移位類指令驗(yàn)證 匯編語言 機(jī)器碼 LSL R2。 0101000000000010 圖 54 左移操作仿真 仿真結(jié)果如圖 53所示，移位算術(shù)指令將目的操 作地址 R2的 值 10000001送入運(yùn)算器中進(jìn)行左移操作，最后結(jié)果輸出 00000010。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 26 LD 數(shù)據(jù)輸出指令仿真 匯編語言 機(jī)器碼 ADD R1, R2。 0001000000010010 LD R2； 1010000000000010 圖 55 輸出 R2的數(shù)據(jù)仿真 仿真結(jié)果如圖 54所示，數(shù)據(jù)指令將目的 操作地址 R2的 值 10000001送出并輸出，中進(jìn)行左移操作，最后結(jié)果輸出 00000010。 ST 運(yùn)算數(shù)據(jù)存儲(chǔ)仿真 匯編語言 機(jī)器碼 ADD R1, R2。 0001000000010010 ST R2； 1001000000000010 圖 56 存儲(chǔ)運(yùn)算結(jié)果仿真 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 27 仿真結(jié)果如圖所示，算術(shù)加法指令將兩個(gè)操作數(shù) 36和 129執(zhí)行加法運(yùn)算后，得 到結(jié)果 165，下一條指令時(shí)運(yùn)算結(jié)果存儲(chǔ)指令，將上條指令得到的結(jié)果存到指定寄存器中，圖中 R2內(nèi)的值改變?yōu)?165，說明數(shù)據(jù)存儲(chǔ)成功。 總結(jié) 經(jīng) 過仿真測(cè)試， 本設(shè)計(jì)可以完成以下指令功能： 算術(shù)運(yùn)算類指令 可以完成兩個(gè) 8位操作數(shù)的 加 （ ADD） 、減 (SUB)、與(AND)、 或 (OR)運(yùn)算 并輸出結(jié)果 。 移位 類指令可以完成 目的寄存器內(nèi) 8位操作數(shù)的左 移 (LSL)和右移 (LSR)操作并輸出結(jié)果。 數(shù)據(jù)傳送指 令 (MOV)可 以完成立即數(shù)寫入目的寄存器的操作。 數(shù)據(jù)輸出指 令 (LD)可 以完成讀出并輸出目的寄存器數(shù) 據(jù)的操作。 運(yùn)算數(shù)據(jù)存儲(chǔ) 指 令 (ST)可以完成上一條指令運(yùn)算結(jié)果存儲(chǔ)的操作。 經(jīng)過對(duì)全部指令的簡(jiǎn)單仿真測(cè)試 ，測(cè)試結(jié)果顯示， 本設(shè)計(jì) 能夠很好的執(zhí)行指令的預(yù)期功能，指令的時(shí)序和流水線操作與設(shè)計(jì)一致， 正確地實(shí)現(xiàn) 了 CPU的功 能 。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 28 第六章 總結(jié)和展望 通過前五章的介紹，一個(gè)簡(jiǎn)單的微處理器已經(jīng)完成。在整個(gè)設(shè)計(jì)過程中，我首先確定 CPU的模塊 功能，然后細(xì)化每個(gè)功能模塊，根據(jù)每個(gè)模塊完成的功能確定模塊結(jié)構(gòu)，最后利用硬件描述語 言 VHDL將每 個(gè)元件模塊例化，并將其連線組合構(gòu)成 一個(gè) CPU整體。 本次設(shè)計(jì)中的 CPU可 以完成 8位操作數(shù)的算術(shù)和邏輯運(yùn)算、移位運(yùn)算、數(shù)據(jù)的輸出和寫入操作，兩級(jí)流水線控制時(shí)序，狀態(tài)機(jī)控制狀態(tài)轉(zhuǎn)換。 整個(gè)論文的完成過程中，我查閱的資料和學(xué)習(xí)了很多東西，總結(jié)起來主要有以下收獲 : 熟 悉 CPU設(shè)計(jì)思路，通過對(duì) RISC指令 集的學(xué)習(xí)和理解自定義指令集。 熟悉 了 FPGA的流程和開發(fā)思路。 完成了 CPU的各個(gè)模塊的代碼編寫及調(diào)試過程。通過對(duì) VHDL語言的學(xué)習(xí)和理解，完成各個(gè)模塊功能 的邏輯設(shè)計(jì)。 本次設(shè)計(jì)的 CPU可以完成基本操作，但是依舊有很多不足之處，比如在算術(shù)和邏輯運(yùn)算中沒有考慮 進(jìn)位，而且運(yùn)算結(jié)果只能利用另一條指令 ST存儲(chǔ)，不能在當(dāng)前指令執(zhí)行中進(jìn)行。 CPU有很多性能，但是由于本人能力有限，很多性能在設(shè)計(jì)中沒有體現(xiàn)出來，比如跳轉(zhuǎn)指令的執(zhí)行，以及標(biāo)志寄存器和中斷響應(yīng)的設(shè)計(jì)。為了更深入的研究 CPU的設(shè)計(jì)就需要我更多的掌握知識(shí)，不斷學(xué)習(xí)才能更好的實(shí)現(xiàn) CPU的功能。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 29 參考文獻(xiàn) [1]( 慈艷柯 、陳秀英、 吳孫桃等 .片上系統(tǒng)的設(shè)計(jì)技術(shù)及其研究進(jìn)展 .半導(dǎo)體技術(shù)， 20xx， 7(26):12— 16)。 [2]唐穎 .EDA技術(shù)與單片機(jī)系統(tǒng) .現(xiàn)代電子技術(shù)， 20xx， 11(3):31— 32. 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