【正文】 toinstruction : out std_logic_vector(15 downto 0) )。 [4」肖剛，周興銘 .微處理器的現(xiàn)狀及發(fā)展 .微處理機(jī)， 1998， 6(S):15— 6 [5]張駿，樊曉婭，張萌 .并行 C工 SC指令譯碼器的設(shè)計與實現(xiàn) .計算機(jī)應(yīng)用研究， 20xx， 24(11):200— 202. [6]竇振中 .AVR 系列單片機(jī)原理和程序設(shè)計 .北京 :北京航空航大出版社，— 328 [7]石教英 .計算機(jī)體系結(jié)構(gòu)杭州 :浙江大學(xué)出版社， — 231 [8]微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計。 數(shù)據(jù)傳送指 令 (MOV)可 以完成立即數(shù)寫入目的寄存器的操作。 1011000000000000 圖 52 加法操作仿真 仿 真結(jié)果如圖 51所示，當(dāng)寫信號 WR為低電平時說明程序?qū)懭氤绦虼鎯ζ髦?，狀態(tài)機(jī)從待機(jī)復(fù)位狀態(tài)轉(zhuǎn)入執(zhí)行狀態(tài) ，在下一 周期時 PC值加一，同時程序存儲器輸出 0地址的指令，指令寄存器在第二個周期鎖存指令，在下個周期的前半個時鐘控制器譯碼并發(fā)出控制信號，寄存器堆在控制信號控制下處理操作數(shù)，后半個周期進(jìn)行輸出操作。 END COMPONENT pc。 then 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 20 state = tj。 圖 41 控制器 Control外部接口 控制器根據(jù) 4位操作碼 IR進(jìn)行譯碼，通過指令譯碼給出其它各單元的操作控制信號 ,包 括 ALU 單元的算術(shù)和邏輯運算控制信號、移位控制信號，操作數(shù)輸入選擇信號、結(jié)果輸出信號， TRAM 的讀寫控制、送入狀態(tài)機(jī)得停機(jī)控制信號。 Process (clk) begin if (rising_edge(clk)) then if fouten =39。取操作數(shù)單元負(fù)責(zé)對ALU 的兩個操作數(shù) A 和 B 的取值， 執(zhí)行運算單元負(fù)責(zé)將取到的操作數(shù)進(jìn)行相應(yīng)的操作。當(dāng) en有效時指令寄存器才能更新來自程序存儲器的指令。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 13 程序存儲器 PC_RAM 程序存儲器是存儲微處理器程序，即能執(zhí)行特定功能的一組指令組合。在這一章中將細(xì)分?jǐn)?shù)據(jù)通路模塊，數(shù)據(jù)通路是 CPU 中 的執(zhí)行部件，數(shù)據(jù)傳輸、存儲、處理都是在數(shù)據(jù)通路中完成的。 微處理器的時鐘采用邊沿觸發(fā)的方式，整個系統(tǒng)采用單時鐘電路，即提供一個系統(tǒng)時鐘，每當(dāng)時鐘邊沿到來的時候，向狀態(tài)單元寫入數(shù)據(jù)。由于指令通常是順序執(zhí)行的，所以修改的過程通常只是簡單的 PC加 1。這種指令格式包括 MOV， SD。 基于以上兩種體系結(jié)構(gòu)特點的比較，本文設(shè)計的微處理器器采用了哈佛結(jié)構(gòu)的體系結(jié)構(gòu)。 （ 1） 將數(shù)據(jù)和程序（即指令序列）輸入到計算機(jī)的存儲器中； （ 2） 從第一條指令的地址開始執(zhí)行該程序，得到所需的結(jié)果，結(jié)束運行。這樣字段固定，使操作碼得譯碼與操作數(shù)的存取可以同 時執(zhí)行，使得控制單元的設(shè)計簡單化； （ 4） ALU 指令和訪存指令分開，并且訪存種類很少。 （ 1） 具有強(qiáng)大的描述能力 VHDL既可以描述系統(tǒng)級電路，也可以描述門電路；既可以采用行為描述、寄存器描述或者結(jié)構(gòu)描述，可以方便地建立電子系統(tǒng)模型。考慮到我國電子信息市場的特殊性，即巨大的移動通信和數(shù)字家 電市場的核心芯片主要依賴進(jìn)口的狀況。巨大的市場的需求決定了開發(fā) SOC的必要性，現(xiàn)在數(shù)字家電的片上系統(tǒng)研究己經(jīng)成為研究的熱點之一。 （ 2） 具有共享與復(fù)用能力 VHDL采用基于庫的設(shè)計方法，從而大大減少了工作量，縮短了開發(fā)周期。 （ 5） 以寄存器對寄存器的運算為主。 CPU 的作用是協(xié)調(diào)和控制計算機(jī)的各個部件，并執(zhí)行程序的指令序列，使其有條不紊的進(jìn)行，因此必須具備以下基本功能 : 取指令：當(dāng)程序已在存儲器中時， 首先根據(jù)程序入口地址取出一條程序， 為此要發(fā)出指令的地址及相關(guān)的控制信號 。首先，哈佛結(jié)構(gòu)的指令總線和數(shù)據(jù)總線分開，可以使用不同位寬的指令和數(shù)據(jù)， 還有一個最大好處就是可以預(yù)取指令，這樣對流水線是很有用的。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 L L L L H H H H d d d d 指令編碼 確定了指令的格式，就可以對指令進(jìn)行編碼，這樣指令就有唯一的身份識別。表 2說明了在引入流水線后 PC的具體工作情況： 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 9 表 3 指令執(zhí)行中 PC 值的變化情況 時鐘周期 Reset 周期 1 周期 2 周期 3 周期 4 PC 0 1 2 3 4 第一條指令 讀取指令 0 執(zhí)行指令 0 第二條指令 讀取指令 1 執(zhí)行指令 1 第三條指令 讀取指令 2 執(zhí)行指令 2 表 3 表明，在系統(tǒng)復(fù)位時， PC 內(nèi)的值清 0，第一個時鐘周期，指令寄存器取 PC 為 0 的地址的指令，同時 PC 的值加 1；第二個時鐘周期，執(zhí)行 0 地址的指令，同時讀取地址 1 的指令，同時 PC 的值加 1；第三個時鐘周期，重復(fù)這樣的過程。 整個系統(tǒng)可以分為兩個單元 :取指單元，執(zhí)行單元。在整個 CPU 的結(jié)構(gòu)框圖中，除了控制單元部分，其余部分都是數(shù)據(jù)通路部分，包括程序計 數(shù)器 PC、程序存儲器 PC_RAM、指令寄存器 IR、寄存器堆 TRAM、數(shù)據(jù)選擇器 ALUMUX 和算術(shù)與邏輯單元 ALU。圖32 顯示了程序存儲器的結(jié)構(gòu)圖。 時鐘發(fā)生器模塊 時鐘發(fā)生器 TIME_CTRL 利用時鐘信號 CLK 生成從時鐘信號 CLKR,并送往CPU 的寄存器堆 TRAM 中，作為其進(jìn)行讀寫操作的時鐘信號。 ALU 整體框圖如圖 3— 7 所示。039。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 19 有限狀態(tài)機(jī) FSM 模塊 有限狀態(tài)機(jī) 狀態(tài)機(jī)是 CPU的又一個控制核心部件，是實現(xiàn)高效率高可靠邏輯控制的重要途徑，用于產(chǎn)生一系列的控制信號，啟動或停止某些部件。 else state = exe。 對程序計數(shù)器模塊的聲明后再對該模塊的引用，引用時用的關(guān)鍵詞是 PORT MAP，通過如下程序段完成模塊引用 : U1: pc PORT MAP (clk = clk, fen = en, fromnrst = nrst, frompc_inc = pc_inc, pcout = pc_out)。通過仿真可以看出，流水線使一條指令的執(zhí)行只需要一個時鐘周期的時間，且 PC的值是當(dāng)前執(zhí)行指令地址加 2，驗證了前面提到的流水時序。 數(shù)據(jù)輸出指 令 (LD)可 以完成讀出并輸出目的寄存器數(shù) 據(jù)的操作。北京。 END COMPONENT pc_ram。 wr : in std_logic 。 [2]唐穎 .EDA技術(shù)與單片機(jī)系統(tǒng) .現(xiàn)代電子技術(shù)， 20xx， 11(3):31— 32. [3]陸重陽，盧東華，文愛軍 .IP技術(shù)在 SOC中的地位及應(yīng)用 .微電子技術(shù)， 20xx，9(8):20— 23）。 移位 類指令可以完成 目的寄存器內(nèi) 8位操作數(shù)的左 移 (LSL)和右移 (LSR)操作并輸出結(jié)果。 0001000000010010 END 。 pcout : out unsigned(7 downto 0) ) 。139。 控制器 Control 模塊 控制器則是一個微處理器的核心部件之一，在每一個時鐘周期的上升沿 ,指令寄存器 IR 從內(nèi)存中讀取指令字后 ,送入控制器中，控制器能夠根據(jù)輸入的 4位操作碼進(jìn)行譯碼，為其他每個功能單元產(chǎn)生相應(yīng)的主控制信號，并發(fā)出信號狀態(tài)信號控制狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換，最終實現(xiàn)對 CPU各個功能單元的控制 ,實現(xiàn)指令的順利執(zhí)行。 end process。在 ALU 中還可以細(xì)化成兩個功能單元 :取操作數(shù)單元、執(zhí)行運算單元。指令寄存器外部輸入控制信號 en是來自控制單元的輸入信號， En高電平有效，與 PC模塊的使能 en信號 功能上基本一致，它控制著指令寄存器是否可以從程序存儲器中加載指令。 EN 信號是程序計數(shù)器 PC 的使能控制信號，只有當(dāng)該信號有效時 PC 的相應(yīng)才能操作才能執(zhí)行。通過上一章對 CPU 的結(jié)構(gòu)劃分，已 經(jīng)知道 CPU 的整個設(shè)計分為兩個部分：數(shù)據(jù)通路和控制單元。時鐘用來決定狀態(tài)何時被寫入，一個狀態(tài)可以在任意時刻讀取。在程序開始執(zhí)行前， CPU將它的起始地址送入 PC，當(dāng)指令執(zhí)行時， CPU 將自動修改 PC 的內(nèi)容，所以 PC中的內(nèi)容總是下一條指令的地址。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 d d d d 對于立即數(shù)指令 ,指令中間 8 位是 8 位常數(shù)，其中 H 代表常數(shù)的高四位，L 代表常數(shù) 的低四位， d 用來尋址目的寄存器。 （ 2） 讀取指 令和存儲器數(shù)據(jù)交換可以在多步流水線中同時進(jìn)行，這在馮 . 諾依曼單地址總線結(jié)構(gòu)中很難實現(xiàn)。計算機(jī)進(jìn)行信息處理可分為以下兩個步驟 [9]。因為不需要額外的存取微程序存儲器來完成指令的執(zhí)行，因此可以直接使用硬連線方式來設(shè)計； （ 3） 指令定長，指令格式簡單，指令編碼固定。 技術(shù)背景 1. 硬件描述語言 VHDL 如今，大多數(shù)的 EDA工具都采用 VHDL作為主要的硬件描述語言，這主要源于 VHDL強(qiáng)大的自身功能和特點 ,下面介紹 一下 VHDL的優(yōu)點。 中國的電子信息產(chǎn)業(yè)現(xiàn)在增長迅速，主要集中在移動通信設(shè)備、數(shù)據(jù)通信設(shè)備、計算機(jī)及消費產(chǎn)品領(lǐng)域。研究 SOC的設(shè)計方法和驗證方法具有很大的現(xiàn)實意義 [23]。 （ 3） 具有獨立于器件和工藝設(shè)計的能力 VHDL獨立于器件的特點可以使設(shè)計人員集中精力來進(jìn)行電子系統(tǒng)的設(shè)計和性能優(yōu)化，而不需要考慮其他問題。寄存器對 寄存器的運算有助于減少對存儲器的訪問次數(shù)，提高數(shù)據(jù)的存取速度 [78]。 分析指令：即指令譯碼，既對當(dāng)前所取的指令進(jìn)行分析，指出它要求什么 操作，并產(chǎn)生相應(yīng)的操作所需要的控制命令 。其次，該微處理器實現(xiàn)了兩級指令流水線，采用哈佛結(jié)構(gòu)可使流水實現(xiàn)的難度大為降低，在采用流水線后，能夠有效地提高指令的執(zhí)行速度。 指令編碼結(jié)果如表 2 所示。這樣可以得到結(jié)論：如果當(dāng)前 CPU 正在執(zhí)行的是第 N 條指令，那么指令寄存器正在讀取的是 N+1 條指令，此時 PC 的值應(yīng)該是 N+2。取指單元負(fù)責(zé)取下條指令，執(zhí)行單元負(fù)責(zé)執(zhí)行當(dāng)前指令。 設(shè)計數(shù)據(jù)通路，有兩種不同的設(shè)計方案。 圖 32 程序存儲器示意圖 在設(shè)計程序存儲器模塊時，本文是自行設(shè)計寄存器堆型的存儲器，直接使用一個數(shù)組存放二進(jìn)制數(shù)據(jù)，通過 VHDL 編寫一個一定長度的數(shù)組實現(xiàn)。 CLKR 是將 CLK延遲半個周期產(chǎn)生的，有利于流水線的完成。 圖 37 ALU 整體結(jié)構(gòu)圖 算術(shù)邏輯單元 ALU 是絕大多數(shù)指令必須經(jīng)過的單元 ,所有的運算都在 ALU 中完成。 then R=ZZZZZZZZ。程序計數(shù)器 PC值的改變、指令寄存器取指令以及 CPU的復(fù)位等操作都是由狀態(tài)機(jī)來控制的。 end if。 各個模塊間的互連信號是用用 signal類型的變量聲明的。數(shù)據(jù)傳送指令后四位代表寫入的寄存器地址， 7— 4位代表的是立即數(shù)的高四位， 11— 8位代表的是立即數(shù)的低四位，可以看到寄存器堆地址 1號和地址 2號分別寫入立即數(shù) 36和 129。 運算數(shù)據(jù)存儲 指 令 (ST)可以完成上一條指令運算結(jié)果存儲的操作。電子工業(yè)出版史， 20xx [9]竇振中 .AVR 系列單片機(jī)原理和程序設(shè)計 .北京 :北京航空航大出版社，— 328 [10]石教英 .計算機(jī)體系結(jié)構(gòu)杭州 :浙江大學(xué)出版社， — 231） [11]李亞民 .計算機(jī)組成與系統(tǒng)結(jié)構(gòu) .北京 :清華大學(xué)出版社， 20xx [12]劉錫海，任長明 .數(shù)字系統(tǒng)邏輯設(shè)計技術(shù) .大津 :天津大學(xué)出版社， —125 [13]李亞民 .計算機(jī)組成與系統(tǒng)結(jié)構(gòu) .北京 :清華大學(xué)出版社， 20xx [14]鄭緯明，湯志忠 .計算機(jī)系統(tǒng)結(jié)構(gòu) (第二版 ).北京 :清華大學(xué)出版社， 89— 327 [15]陳建澤等 .32 位微型計算機(jī)原理與接口技術(shù) .北京 :高等教育出版社， 1998.7— 261 [16]基于 FPGA 的 EDA 技術(shù)與 VHDL 北京國防工業(yè)出版社 20xx 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 30 附錄 頂層文件 LIBRARY IEEE。 COMPONENT ir_ram PORT ( clk : IN STD_LOGIC 。 wdata : in std_logic_vector(15 downto 0)。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 29 參考文獻(xiàn) [1]( 慈艷柯 、陳秀英、 吳孫桃等 .片上系統(tǒng)的設(shè)計技術(shù)及其研究進(jìn)展 .半導(dǎo)體技術(shù)， 20xx， 7(2