【正文】 當(dāng) K 鍵為 0 時(shí)，對(duì) ASK 進(jìn)行解調(diào)， K 為 1 時(shí)對(duì) PSK 進(jìn)行解調(diào)。線(xiàn)性反饋邏輯遵從如下遞歸關(guān)系： 4 1 0a a a?? （式 ） 即第 1 級(jí)與第 2級(jí)輸出的模 2 運(yùn)算結(jié)果反饋到第 4 級(jí)去。移位時(shí)鐘 到來(lái)時(shí)使每一級(jí)的存數(shù) (即狀態(tài) ) 向下一級(jí)移動(dòng) ， 成為下一級(jí)的新存數(shù)。 首先利用 MATLAB 生成一個(gè) .HEX 文件， .HEX 文件存儲(chǔ)的是一個(gè)深度為8192，寬度為 8 的正弦波形數(shù)字信號(hào)（數(shù)據(jù)不能超過(guò) 256）。累加寄存器一方面將上一時(shí)鐘周期作用后所產(chǎn)生的新的數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時(shí)鐘的作用下繼續(xù)與頻率控 制數(shù)據(jù) M 相加 ； 另一方面將這個(gè)值作為取樣地址值送入幅度 /相位轉(zhuǎn)換電路，此電路根據(jù)取樣地址輸出相應(yīng)的波形數(shù)據(jù)。 移相 s ( t )( b ) 25 2PSK 信號(hào)的波形圖如圖 所示 ： 圖 PSK 信號(hào)波形 PSK 解調(diào)原理 2PSK 信號(hào)的解調(diào)只能用相干解調(diào)一種形式。 （ 3） VHDL常用語(yǔ)句 VHDL 常用語(yǔ)句分并行（ Concurrent）語(yǔ)句和順序（ Sequential）語(yǔ)句： 并行語(yǔ)句（ Concurrent） :并行語(yǔ)句 總是處于進(jìn)程（ PROCESS）的外部。客體主要包括以下 3種：信號(hào)、常數(shù)、變量（ Signal、 Constant、 Variable）。 表 IEEE兩個(gè)標(biāo)準(zhǔn)庫(kù) “std” 與 “ieee” 中所包含的程序包的簡(jiǎn)單解釋。 庫(kù)主要用于存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、程序包和配置，可由用戶(hù)自主生成或有 ASIC 芯片制造商提供相應(yīng)的庫(kù)，以便于設(shè)計(jì)中為大家所共享。 SignalTap II 可將數(shù)據(jù)通過(guò)多余的 I/O 引腳輸出，以供外設(shè)的邏輯分析器使用；或輸出為 csv、 tbl、 vcd、vwf 文件格式以供第三方仿真工具使用。 SignalTap II 嵌入式邏輯分析器，提供了芯片測(cè)試的一個(gè)很好的途徑。它將每個(gè)邏輯 功能分配給最好的邏輯單元位置，進(jìn)行布線(xiàn)和時(shí)序，并選擇相應(yīng)的互連路徑和引腳分配。 圖 Quartus II 主要設(shè)計(jì)環(huán)節(jié) 這幾個(gè)環(huán)節(jié)分別介紹如下： （ 1） 設(shè)計(jì)輸入 ： 9 設(shè)計(jì)輸入包括圖形輸入和硬件描述語(yǔ)言（ HDL）文本輸入兩大類(lèi)型。 電路設(shè)計(jì)與輸入是指通過(guò) 某些規(guī)范的描述方式 ， 將工程師電路構(gòu)思輸入給EDA 工具。由于利用相干解調(diào)方法需要本地載波參與解調(diào)，會(huì) 使系統(tǒng)復(fù)雜且準(zhǔn)確度降低，因此采用非相干解調(diào)，以正確解調(diào)出基帶信號(hào) 。 雖然三種調(diào)制解調(diào)的原理比較簡(jiǎn)單，但作為數(shù)字通信原理的入門(mén)學(xué)，理解 ASK， PSK， FSK 后可以容易理解其他更復(fù)雜的調(diào)制系統(tǒng)，為以后的進(jìn)一步發(fā)展打下基礎(chǔ)。 在通信理論上，先后形成了“過(guò)濾和預(yù)測(cè)理論”、“香濃信息論”， “糾 錯(cuò)編碼理論”，“信源統(tǒng)計(jì)特性理論”， “調(diào)制理論”等。系統(tǒng)時(shí)鐘經(jīng)過(guò) 512 分頻后經(jīng)過(guò)隨機(jī)信號(hào)模塊產(chǎn)生一路周期為 15 的偽隨機(jī)序列作為數(shù)字調(diào)制的基帶信號(hào)。 數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮著越來(lái)越重要的作用 ， 主要是因?yàn)閿?shù)字通信有以下優(yōu)點(diǎn) : ① 數(shù)字信號(hào)便于存儲(chǔ)、處理 、抗干擾能力強(qiáng) ； ② 數(shù)字信號(hào)便于交換和傳輸 ； ③ 可靠性高，傳輸過(guò)程中的差錯(cuò)可以設(shè)法控制 ； ④ 數(shù)字信號(hào)易于加密且保密性強(qiáng) ； ⑤ 通用性和靈活性好。由于 FPGA的調(diào)制解調(diào)技術(shù)在通信系統(tǒng)中占據(jù)非常重要的地位，它的優(yōu)劣決定了通信系統(tǒng)的性能。 利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)： (1) 用軟件的方式設(shè) 計(jì)硬件； (2) 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成的； (3) 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真； (4) 系統(tǒng)可現(xiàn)場(chǎng)編程，在線(xiàn)升級(jí)； (5) 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。 Quartus II 的使用及主要設(shè)計(jì)流程 Quartus II 可以使設(shè)計(jì)者完成設(shè)計(jì)輸入、分析與綜合、仿真、布局布線(xiàn)、 8 時(shí)序分 析及編程下載等工作。 （ 3） 仿真 ： 仿真包括功能仿真和時(shí)序仿真。 （ 4） 時(shí)序仿真設(shè)計(jì)文件，得到方針波形驗(yàn)證設(shè)計(jì)結(jié)果。 （ 4） 設(shè)置 buffer acquisition mode： buffer acquisition mode 包括循環(huán)采樣存儲(chǔ)、連續(xù)存儲(chǔ)兩種模式。其中實(shí)體和結(jié)構(gòu)體是不可缺少的。在 VHDL語(yǔ)言中，庫(kù)的說(shuō)明 總是放在設(shè)計(jì)單元的最前面： LIBRARY 庫(kù)名； 這樣，在設(shè)計(jì)單元內(nèi)的語(yǔ)句就可以使用庫(kù)中的數(shù)據(jù)。 由此看出，實(shí)體（ ENTITY）類(lèi)似于原理圖中的符號(hào) ,它并不描述模塊的具體功能。 ③ 信號(hào)（ Signal） 信號(hào)是電子線(xiàn)路內(nèi)部硬件連接的抽象。 () 幅移鍵控調(diào)制器可以用一個(gè)相乘器實(shí)現(xiàn) ,也可以用一個(gè)開(kāi)關(guān)電路來(lái)代替。其原理框圖及各點(diǎn)波形如圖 所示。相位累加器模塊負(fù)責(zé)對(duì)所選波形的相位尋址，以頻率控制字作為步長(zhǎng)反復(fù)進(jìn)行累加運(yùn)算。在現(xiàn)代工程實(shí)踐中 , m序列在通訊、導(dǎo)航、雷達(dá)、通信系統(tǒng)性能的測(cè)量等領(lǐng)域中有著廣泛的應(yīng)用。 m 序列發(fā)生器設(shè)計(jì) m序列是最常用的一種偽隨機(jī)序列，它是最長(zhǎng)線(xiàn)性反饋移位寄存器序列的簡(jiǎn)稱(chēng)，是由帶現(xiàn)行反饋的移位寄存器產(chǎn)生的序列，并且具有最長(zhǎng)周期。通過(guò) VHDL 包裝生成的分頻器模塊圖如圖 所示。 圖 FSK 調(diào)制模塊實(shí)體圖 FSK 仿真結(jié)果分析 49 嵌入式邏輯分析儀獲得的波形 如圖 ： 。 分頻器設(shè)計(jì) 由于 EP2C35F672C6 芯片的時(shí)鐘頻率為 50MHZ， 為了達(dá)到設(shè)計(jì)要求，設(shè)計(jì)中對(duì) 50MHZ 的系統(tǒng)時(shí)鐘進(jìn)行 4 分頻、 8 分頻和 512 分頻 。 因此 ， 一般把m序列稱(chēng)為偽隨機(jī)序列。有優(yōu)良的自相關(guān)特性，有時(shí)稱(chēng)為偽噪聲（ PN）序列。 圖 DDS 硬件模塊圖 時(shí)鐘信號(hào)50MHZ 頻率控制模塊 波形輸出 波形選擇模塊 波形存儲(chǔ)模塊 32 頻率控制模塊 如圖 所示。 圖 FSK 解調(diào)框圖 解調(diào) 2FSK 信號(hào)還可以 用鑒頻法、過(guò)零檢測(cè)法及差分檢波法等。對(duì)單極性不歸 零 的矩形脈沖序列而言，“ 1” 碼打開(kāi)通路，送出載波； “ 0” 碼關(guān)閉通路，輸出 零 電平，所以又稱(chēng)為通斷鍵控 OOK(onoff Keying)。在仿真過(guò)程中它不 像 信號(hào)那樣，到了規(guī)定的仿真時(shí)間才進(jìn)行賦值，變量的賦值是 20 立即生效的。 端口模式（ MODE）有以下幾種類(lèi)型 ： IN 信號(hào)進(jìn)入實(shí)體但并不輸出； OUT 信號(hào)離開(kāi)實(shí)體但并不輸入；并且不會(huì)在內(nèi)部反饋使用； INOUT 信號(hào)是雙向的（既可以進(jìn)入實(shí)體，也可以離開(kāi)實(shí)體）； BUFFER 信號(hào)輸出到實(shí)體外部，但同時(shí)也在實(shí)體內(nèi)部反饋。一般包頭列出所有項(xiàng)的名稱(chēng)，而在包體具體給出各項(xiàng)的細(xì)節(jié)。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) 。邏輯分析器不可測(cè)試的信號(hào)包括：邏輯單元的進(jìn)位信號(hào)、 PLL 的時(shí)鐘輸出、 JTAG引腳信號(hào)、 LVDS（低壓差分）信號(hào)。 （ 2） 編輯設(shè)計(jì)圖形文件，放置元件、連線(xiàn)、設(shè)定輸入輸出管教名稱(chēng)。最終獲得門(mén)級(jí)電路甚至更底層的電路網(wǎng)表描述文件。他們的 共同特點(diǎn)是利用由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)不同而變化，更利于向 ASIC 的移植。 6 EDA 是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫(xiě) ， 在 20世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測(cè)試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來(lái)的 ,EDA 技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言 HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器 件 CPLD/FPGA 或?qū)?用集 成電 路 ASIC （ Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。 基于 FPGA的數(shù)字調(diào)制解調(diào)器與模擬電路調(diào)制解調(diào)器相比，具有功耗低、結(jié)構(gòu)簡(jiǎn)單、性能優(yōu)越等特點(diǎn)，故在實(shí)際工程中得到了廣泛的應(yīng)用。實(shí)際中一般選正弦信號(hào)為 載波信號(hào)。由于 ASK 和 PSK 調(diào)制特性相近，載波都為一路信號(hào)。 雖然基帶信號(hào)可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號(hào)。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對(duì)電 3 路的修改和維護(hù)很方便。 第二章介紹了 EDA 以及開(kāi)發(fā) FPGA 的軟件的基本知識(shí)和主要使用方法，并介紹了 VHDL 語(yǔ)言的設(shè)計(jì)流程和基本語(yǔ)法。原理圖設(shè)計(jì)輸入法在早期應(yīng)用 的 比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過(guò)程。 HDL 設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的常用形式，除 IEEE標(biāo)準(zhǔn)中 VHDL與 Verilog HDL 兩種形式外， 還有各自 FPGA 廠(chǎng)家推出的專(zhuān)用語(yǔ)言，如 Quartus II 下的AHDL。還可以進(jìn)行最少的時(shí)序分析，報(bào)告最佳情況時(shí)序結(jié)果，驗(yàn)證驅(qū)動(dòng)芯片外信號(hào)的時(shí)鐘至管腳延時(shí)。本文通過(guò)對(duì) Cyclone EP2C35F672C6 器件的實(shí)驗(yàn)證實(shí)該測(cè)試手段大大提高系統(tǒng)的調(diào)試能力，具有很好的效果。 1987 年底， IEEE 將 VHDL 替代 了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言 ，并被 美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。 圖 VHDL組成示意圖 一個(gè)完整的 VHDL設(shè)計(jì)必須包含一個(gè)實(shí)體和一個(gè)與之對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，以說(shuō)明采用不同方法來(lái)描述電路。設(shè)計(jì)的最頂層是頂層實(shí)體。 ① 常數(shù)（ Constant） 常數(shù)是一個(gè)固定的值。如 when .else語(yǔ)句。 圖 PSK 解調(diào)框圖 1 0 0 01 1 10 π 0 0 0 π π 帶通濾波器e 2 P S K ( t ) a相乘器 c 低通濾波器 dbe抽樣判決器 輸出co s ?? c t 定時(shí)脈沖 26 位定時(shí)輸出 波形如圖 ： 圖 PSK 解調(diào)波形圖 FSK 的調(diào)制與解調(diào) 正弦載波的頻率隨 二進(jìn)制基帶信號(hào)在 f1 和 f2 兩個(gè)頻率點(diǎn)間變化，則產(chǎn)生二進(jìn)制移頻鍵控信號(hào)（ 2FSK 信號(hào)）。調(diào)節(jié) M 可以改變?nèi)拥狞c(diǎn) 數(shù)，從而改變頻率。本模塊的功能是通過(guò)傳送過(guò)來(lái)的地址，查找地址所對(duì)應(yīng)的數(shù)據(jù)，并將數(shù)據(jù)輸出。 由 n 級(jí)線(xiàn)性移存 器所產(chǎn)生的序列長(zhǎng)度因反饋邏輯函數(shù)的不同而不一樣 。 圖 4級(jí) m序列發(fā)生器 假設(shè)這 4級(jí)移位寄存器的初始狀態(tài)為 0001，即第 1 級(jí)為 1，其余 3 級(jí)為 0狀態(tài)，那么隨著移位時(shí)鐘節(jié)拍，這個(gè)移 位寄存器各級(jí)相繼出現(xiàn)的狀態(tài)如表 所示 ： 39 表 m序列發(fā)生器狀態(tài)轉(zhuǎn)移序列 由表 ，在第 15 個(gè)時(shí)鐘節(jié)拍時(shí)，移位寄存器的狀態(tài)與第 0個(gè)狀態(tài)相同，因而從第 16 拍開(kāi)始必定重復(fù)第 1 至 15 拍的過(guò)程。 圖 ASK/PSK 解調(diào)模塊框圖 圖 ASK/PSK 解調(diào)框圖 ASK/PSK 解調(diào)模塊 模塊由時(shí)鐘信號(hào)觸發(fā)， K=0 時(shí)進(jìn)行 ASK 解調(diào)， K=1 時(shí)進(jìn)行 PSK 解調(diào) 。 圖 ASK/PSK 調(diào)制模塊實(shí)體圖 ASK/PSK 調(diào)制仿真結(jié)果分析 正弦載波 基帶信號(hào) 二選一選擇器 ASK 信號(hào) 正弦載波 基帶信號(hào) 正弦波及其取反作為“ 0”和“π”相信號(hào) PSK 信號(hào) 44 （ 1） ASK 調(diào)制（當(dāng) K=0 時(shí)）邏輯分析儀的波形如圖 ： 圖 SignalTap II 仿真波形（ ASK） （ 2） PSK 調(diào)制（當(dāng) K=1 時(shí)）邏輯分析儀的波形如圖 ： 圖 SignalTap II 仿真波形（ PSK） 仿真結(jié)果分析：分析以上仿真波形圖可知，仿真結(jié)果與設(shè)計(jì)相符，達(dá)到設(shè)計(jì)要求。此外，周期還與移位 寄存器的初始狀態(tài)有關(guān)。 產(chǎn)生偽隨機(jī)序列可以有不同的方法 , 而移位寄存器 (移存器 ) 是實(shí)用中最常用的。 圖 波形選擇模塊實(shí)體圖 33 波形存儲(chǔ)模塊 如圖 ，該模塊 ROM 里存儲(chǔ)著四種波形數(shù)據(jù)，每個(gè)波形一周期選 256個(gè)數(shù)值。 DDS 原理 實(shí)驗(yàn)采用目前使用最廣泛