【正文】 ]陸重陽，盧東華，文愛軍 .IP技術(shù)在 SOC中的地位及應(yīng)用 .微電子技術(shù)， 20xx，9(8):20— 23）。 frompc_inc : IN STD_LOGIC 。 wr : in std_logic 。 torr : 。 END COMPONENT pc_ram。 END COMPONENT pc。北京。 完成了 CPU的各個模塊的代碼編寫及調(diào)試過程。 數(shù)據(jù)輸出指 令 (LD)可 以完成讀出并輸出目的寄存器數(shù) 據(jù)的操作。 0101000000000010 圖 54 左移操作仿真 仿真結(jié)果如圖 53所示，移位算術(shù)指令將目的操 作地址 R2的 值 10000001送入運算器中進行左移操作，最后結(jié)果輸出 00000010。通過仿真可以看出，流水線使一條指令的執(zhí)行只需要一個時鐘周期的時間，且 PC的值是當(dāng)前執(zhí)行指令地址加 2，驗證了前面提到的流水時序。各模 塊的輸出信號說明如表 4所示。 對程序計數(shù)器模塊的聲明后再對該模塊的引用，引用時用的關(guān)鍵詞是 PORT MAP，通過如下程序段完成模塊引用 : U1: pc PORT MAP (clk = clk, fen = en, fromnrst = nrst, frompc_inc = pc_inc, pcout = pc_out)。在構(gòu) 建頂層文件的方法有語言描述和原理圖法。 else state = exe。在整個 CPU的狀態(tài)機中共設(shè)計了 3個狀態(tài)：執(zhí)行 (exe),待機（ sp） ,停機（ tj）。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 19 有限狀態(tài)機 FSM 模塊 有限狀態(tài)機 狀態(tài)機是 CPU的又一個控制核心部件，是實現(xiàn)高效率高可靠邏輯控制的重要途徑，用于產(chǎn)生一系列的控制信號，啟動或停止某些部件。 ALU 模塊外部接口如圖 39 所示。039。LOGIC 指令組分為或和與的邏輯操作 。 ALU 整體框圖如圖 3— 7 所示。在 CPU時鐘的前半周期，控制器進行譯碼并發(fā)出控制信號，為操作的施行鋪好路，在時鐘的后半周期，也就是從 時鐘信號 fclkr的上升沿， TRAM在控制信號 ram _ctrl、 load、 store的控制下進行讀寫操作。 時鐘發(fā)生器模塊 時鐘發(fā)生器 TIME_CTRL 利用時鐘信號 CLK 生成從時鐘信號 CLKR,并送往CPU 的寄存器堆 TRAM 中，作為其進行讀寫操作的時鐘信號。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 14 指令寄存器模塊 指令寄存器在時鐘上升沿鎖入從程序存儲器 PC_RAM中讀取的指令，并保持到時鐘的下一個上升沿，一條指令的執(zhí)行從指令寄存器鎖入指令開始。圖32 顯示了程序存儲器的結(jié)構(gòu)圖。程序計數(shù)器 PC 中存放指令存儲器的地址，當(dāng)一條指令被執(zhí)行時，程序計數(shù)器存放下一條指令的地址。在整個 CPU 的結(jié)構(gòu)框圖中，除了控制單元部分，其余部分都是數(shù)據(jù)通路部分，包括程序計 數(shù)器 PC、程序存儲器 PC_RAM、指令寄存器 IR、寄存器堆 TRAM、數(shù)據(jù)選擇器 ALUMUX 和算術(shù)與邏輯單元 ALU。子系統(tǒng)的劃分過程就是把總體任務(wù)劃分程若干分任務(wù)的過程。 整個系統(tǒng)可以分為兩個單元 :取指單元，執(zhí)行單元。圖中的一個一個的模塊代表了各個功能模塊，將在下面的章節(jié)中分別做詳細(xì)的設(shè)計說明。表 2說明了在引入流水線后 PC的具體工作情況： 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 9 表 3 指令執(zhí)行中 PC 值的變化情況 時鐘周期 Reset 周期 1 周期 2 周期 3 周期 4 PC 0 1 2 3 4 第一條指令 讀取指令 0 執(zhí)行指令 0 第二條指令 讀取指令 1 執(zhí)行指令 1 第三條指令 讀取指令 2 執(zhí)行指令 2 表 3 表明，在系統(tǒng)復(fù)位時， PC 內(nèi)的值清 0，第一個時鐘周期，指令寄存器取 PC 為 0 的地址的指令，同時 PC 的值加 1；第二個時鐘周期，執(zhí)行 0 地址的指令，同時讀取地址 1 的指令，同時 PC 的值加 1；第三個時鐘周期，重復(fù)這樣的過程。 為了降低執(zhí)行每條指令所需時鐘數(shù)，本文也采用兩級流水，其功能分別定義為：第一級 ，取指；第二級，時鐘前半周期控制器譯碼、發(fā)出控制信號，時鐘后半周期進行對寄存器堆 TRAM進行讀操作、 ALU計算。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 L L L L H H H H d d d d 指令編碼 確定了指令的格式，就可以對指令進行編碼，這樣指令就有唯一的身份識別。 指令格式定義 正如以前所提到的， RISC 總是有固定長度以便于譯碼。首先，哈佛結(jié)構(gòu)的指令總線和數(shù)據(jù)總線分開，可以使用不同位寬的指令和數(shù)據(jù)， 還有一個最大好處就是可以預(yù)取指令，這樣對流水線是很有用的。目前主流 CPU指令可以分為 RISC 和 CISC，由上節(jié)介紹可知， RISC 微處理器指令系統(tǒng)的指令種類少而經(jīng)，尋址方式簡單，指令格式固定，所以本次設(shè)計采用 RISC 指令系統(tǒng) RISC 與總線結(jié)構(gòu) 早期的計算機一般都采用 馮 .諾依曼 （ Von Neumann） 結(jié)構(gòu)， CISC 架構(gòu)的微處理器常采用這種結(jié)構(gòu)。 CPU 的作用是協(xié)調(diào)和控制計算機的各個部件，并執(zhí)行程序的指令序列，使其有條不紊的進行，因此必須具備以下基本功能 : 取指令：當(dāng)程序已在存儲器中時， 首先根據(jù)程序入口地址取出一條程序， 為此要發(fā)出指令的地址及相關(guān)的控制信號 。 第四章 CPU 控制單元的設(shè)計。 （ 5） 以寄存器對寄存器的運算為主。后來 功能需求越來越豐富，因此越來越多的復(fù)雜指令被加入到指令系統(tǒng)中，但是還必須保持著前向的兼容性。 （ 2） 具有共享與復(fù)用能力 VHDL采用基于庫的設(shè)計方法，從而大大減少了工作量，縮短了開發(fā)周期。但是，在微控制器的發(fā)展過程中， 8位機始終是嵌入式低端應(yīng)用的主要機型 [4]。巨大的市場的需求決定了開發(fā) SOC的必要性，現(xiàn)在數(shù)字家電的片上系統(tǒng)研究己經(jīng)成為研究的熱點之一?；?FPGA 的微處理器設(shè)計 畢業(yè)設(shè)計（論文） 設(shè)計 (論文 )題目 基于 FPGA的微處理器設(shè)計 ABSTRACT II 摘 要 本文使用結(jié)構(gòu)化編程方法，將 微處理器 內(nèi)核按照功能劃分為不同的模塊，采用 VHDL語言設(shè)計每一個模塊的內(nèi)部功能和外圍接口， 設(shè)計 實現(xiàn)了 一種基于 FPGA芯片的微處理器系統(tǒng)?？紤]到我國電子信息市場的特殊性，即巨大的移動通信和數(shù)字家 電市場的核心芯片主要依賴進口的狀況。通常，微處理器按照處理能力可以劃分為 4位、 8位、 16位、 32位和 64位微處理器，它的處理能力是逐步提高的 。 （ 1） 具有強大的描述能力 VHDL既可以描述系統(tǒng)級電路，也可以描述門電路；既可以采用行為描述、寄存器描述或者結(jié)構(gòu)描述，可以方便地建立電子系統(tǒng)模型。它的設(shè)計目的是要用最少的機器語言指令來完成所需的計算任務(wù)。這樣字段固定，使操作碼得譯碼與操作數(shù)的存取可以同 時執(zhí)行，使得控制單元的設(shè)計簡單化； （ 4） ALU 指令和訪存指令分開，并且訪存種類很少。詳細(xì)介紹了通路模塊中的程序計數(shù)器、指令寄存器、程序存儲器等的具體設(shè)計和功能實現(xiàn)。 （ 1） 將數(shù)據(jù)和程序（即指令序列）輸入到計算機的存儲器中； （ 2） 從第一條指令的地址開始執(zhí)行該程序，得到所需的結(jié)果，結(jié)束運行。指令格式、尋址方式和指令系統(tǒng)是指令系統(tǒng)結(jié)構(gòu)的重要方面。 基于以上兩種體系結(jié)構(gòu)特點的比較，本文設(shè)計的微處理器器采用了哈佛結(jié)構(gòu)的體系結(jié)構(gòu)。操作數(shù)分別在目的寄存器和源操作寄存器中。這種指令格式包括 MOV， SD。 RISC架構(gòu)的處理器，每條指令有固定的長度，指令格式只有簡單的幾種，指令功能不交叉，尋址方式也簡單，所以更加有利于實現(xiàn)流水結(jié)構(gòu)。由于指令通常是順序執(zhí)行的，所以修改的過程通常只是簡單的 PC加 1。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 10 CPU 的整體框圖 系統(tǒng)的頂層結(jié)構(gòu)模塊圖如圖 26 圖 26 系統(tǒng)的頂層結(jié)構(gòu)模塊圖 該模塊包含了系統(tǒng)的主要模塊及它們之間的連接關(guān)系。 微處理器的時鐘采用邊沿觸發(fā)的方式，整個系統(tǒng)采用單時鐘電路，即提供一個系統(tǒng)時鐘，每當(dāng)時鐘邊沿到來的時候，向狀態(tài)單元寫入數(shù)據(jù)。 CPU 結(jié)構(gòu)的層次劃分 正確合理的劃分系統(tǒng)是所有數(shù)字系統(tǒng)設(shè)計成功的關(guān)鍵。在這一章中將細(xì)分?jǐn)?shù)據(jù)通路模塊，數(shù)據(jù)通路是 CPU 中 的執(zhí)行部件，數(shù)據(jù)傳輸、存儲、處理都是在數(shù)據(jù)通路中完成的。正是有了 PC 的移動和變化， CPU 才能按一定的順序或預(yù)想的情況進行指令的執(zhí)行。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 13 程序存儲器 PC_RAM 程序存儲器是存儲微處理器程序，即能執(zhí)行特定功能的一組指令組合。 圖 33 程序存儲器外部接口信號 程序存儲器模塊的外部接口信號如圖 33 所示，其中讀狀態(tài)地址 來自 PC 模塊，輸出指令直接送往指令寄存器模塊，寫狀態(tài)地址來自 CPU 輸入地址，寫入指令存儲到對應(yīng)地址單元中。當(dāng) en有效時指令寄存器才能更新來自程序存儲器的指令。 圖 36 寄存器堆 TRAM外部接口 如圖 12所示， fclkr時鐘信號是來自時鐘發(fā)生器，控制寄存器是否能進行讀寫操作。取操作數(shù)單元負(fù)責(zé)對ALU 的兩個操作數(shù) A 和 B 的取值， 執(zhí)行運算單元負(fù)責(zé)將取到的操作數(shù)進行相應(yīng)的操作。指令 ADD 分為不帶進位和帶進位加法操作 :SUB 指令組分為執(zhí)行不帶進位和帶進位減法操作 。 Process (clk) begin if (rising_edge(clk)) then if fouten =39。但是結(jié)果輸出是在下一個時鐘信號的上升沿進行的，這樣可以控制輸出的時間，保證其輸出正確，而且輸出控制信號 outen 控制 CPU 是否輸出數(shù)據(jù)，若 outen 控制信號有效，則再判斷需要輸出何種類型的數(shù)據(jù)，若 load 控制信號有效則將輸入數(shù)據(jù)直接輸出，完成從指定寄存器讀出數(shù)據(jù)的操作，若無效則將算術(shù)或邏輯運算的結(jié)果輸出。 圖 41 控制器 Control外部接口 控制器根據(jù) 4位操作碼 IR進行譯碼，通過指令譯碼給出其它各單元的操作控制信號 ,包 括 ALU 單元的算術(shù)和邏輯運算控制信號、移位控制信號，操作數(shù)輸入選擇信號、結(jié)果輸出信號， TRAM 的讀寫控制、送入狀態(tài)機得停機控制信號。 在本次 CPU設(shè)計中，將采用 Mealy型狀態(tài)機來實現(xiàn)時序和狀態(tài)的轉(zhuǎn)換。 then 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 20 state = tj。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 21 第五章 RISC CPU 的仿真驗證 各模塊的組合 前面兩章將 CPU細(xì)化為多個功能模塊，為了使其能集合成一個完整的系統(tǒng)共同完成特定的功能執(zhí)行，各個模塊就需要組合起來配合工作。 END COMPONENT pc。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 22 圖 5— 1 RTL綜合電路圖 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 23 綜合后的電路 結(jié)構(gòu)由程序計數(shù)器 PC模塊 、程序存儲器 PC_RAM模塊 、指令寄存器 IR_RAM模塊 、寄存器堆 TRAM模塊 、 數(shù)據(jù)選擇器 ALUMUX模塊、運算器ALU模塊、控制器 CONTROL模塊、狀態(tài)機 FSM模塊和時鐘發(fā)生器 TIME_CTRL模塊組成。 1011000000000000 圖 52 加法操作仿真 仿 真結(jié)果如圖 51所示，當(dāng)寫信號 WR為低電平時說明程序?qū)懭氤绦虼鎯ζ髦?，狀態(tài)機從待機復(fù)位狀態(tài)轉(zhuǎn)入執(zhí)行狀態(tài) ，在下一 周期時 PC值加一，同時程序存儲器輸出 0地址的指令，指令寄存器在第二個周期鎖存指令，在下個周期的前半個時鐘控制器譯碼并發(fā)出控制信號，寄存器堆在控制信號控制下處理操作數(shù)，后半個周期進行輸出操作。 移位類指令驗證 匯編語言 機器碼 LSL R2。 數(shù)據(jù)傳送指 令 (MOV)可 以完成立即數(shù)寫入目的寄存器的操作。 熟悉 了 FPGA的流程和開發(fā)思路。 [4」肖剛，周興銘 .微處理器的現(xiàn)狀及發(fā)展 .微處理機， 1998， 6(S):15— 6 [5]張駿，樊曉婭，張萌 .并行 C工 SC指令譯碼器的設(shè)計與實現(xiàn) .計算機應(yīng)用研究， 20xx， 24(11):200— 202. [6]竇振中 .AVR 系列單片機原理和程序設(shè)計 .北京 :北京航空航大出版社，— 328 [7]石教英 .計算機體系結(jié)構(gòu)杭州 :浙江大學(xué)出版社， — 231 [8]微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計。 pcout : out unsigned(7 downto 0) ) 。 toinstruction : out std_logic_vector(15 downto 0)