【正文】 a C a C a C a? ? ? ??? ? ? ?????? ? ? ??? ? ? ?? () 式中 iC =1或 0 (i= 1, 2,? n) ,視第 i 級是否參加模 2運算而定 , 因為 ()式是線性的 , 所以稱為 n 級線性移存器。在現(xiàn)代工程實踐中 , m序列在通訊、導(dǎo)航、雷達、通信系統(tǒng)性能的測量等領(lǐng)域中有著廣泛的應(yīng)用。然后在 quartus II下利用 MATLAB 生成的數(shù)據(jù)編寫一個單口 rom，并且生成對應(yīng)的 .VHD 文件，即 rom 模塊。相位累加器模塊負(fù)責(zé)對所選波形的相位尋址，以頻率控制字作為步長反復(fù)進行累加運算。 31 DDS 輸出信號的頻率由下式?jīng)Q定： q=( ) clk ( 代表取樣點數(shù)，M 為 頻率控制字、 代表存儲器中存儲數(shù)據(jù)的多少， N 代表累加器的位數(shù)，clk 代表基準(zhǔn)時鐘頻率 )。其原理框圖及各點波形如圖 所示。解調(diào)原理框圖及波形如圖， 所示。 () 幅移鍵控調(diào)制器可以用一個相乘器實現(xiàn) ,也可以用一個開關(guān)電路來代替。所有并行語句都是并行執(zhí)行的，即與它們出現(xiàn)的先后次序無關(guān)。 ③ 信號（ Signal） 信號是電子線路內(nèi)部硬件連接的抽象。在電子線路中，這 3類客體通常都具有一定的物理含義。 由此看出，實體（ ENTITY）類似于原理圖中的符號 ,它并不描述模塊的具體功能。 17 表 STD與 IEEE的程序包 庫名 程序包名 包中預(yù)定義內(nèi)容 std standard VHDL類型，如 bit, bit_vector ieee std_logic_1164 定義 std_ logic， std_ logic_ vector等 ieee numeric std 定義了一組基 s td_logic_1164中定 義的類型上的算術(shù)運算符，如“+” 、 “ ” 、 SHL、 SHR等 ieee std_ logic arith 定義有符號與無符 號類型，及基于這些類型上的算術(shù)運算 ieee std_ logic_ signed 定義了基于 std_logic與 std_logic_vector 類型上的有符號的算術(shù)運算 ieee std_ logic_ unsigned 定義了基于 std_logic與 std_logic_vector 類型上的無符號的算術(shù)運算 （ 3）實體（ entity） 實體是 VHDL設(shè)計中最基本的模塊， VHDL表達的所有設(shè)計均 與實體有關(guān)。在 VHDL語言中，庫的說明 總是放在設(shè)計單元的最前面： LIBRARY 庫名； 這樣，在設(shè)計單元內(nèi)的語句就可以使用庫中的數(shù)據(jù)。 VHDL 的基本結(jié)構(gòu) 一個 VHDL設(shè)計由若干個 VHDL文件構(gòu)成，每個文件主要包含如下三個部分中的一個或全部： 15 （ 1） 程序包（ Package）； （ 2) 庫（ library） （ 3）實體（ Entity）； （ 4）結(jié)構(gòu)體（ Architecture）。其中實體和結(jié)構(gòu)體是不可缺少的。 VHDL 語言簡介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language， 誕生于 1982 年。 （ 4） 設(shè)置 buffer acquisition mode： buffer acquisition mode 包括循環(huán)采樣存儲、連續(xù)存儲兩種模式。通過 SignalTap II 測試芯片無需外接專用儀 器，它在器件內(nèi)部捕獲節(jié)點進行分析和判斷系統(tǒng)故障。 （ 4） 時序仿真設(shè)計文件，得到方針波形驗證設(shè)計結(jié)果。 （ 5） 時序分析 Quartus II中的時序分析功能可以分析設(shè)計中所有邏輯的性能，并協(xié)助引導(dǎo)適配器滿足設(shè)計中的時序分析要求。 （ 3） 仿真 ： 仿真包括功能仿真和時序仿真。本次實驗中主要用到其中的原理圖輸入和 VHDL 輸入兩種 方式。 Quartus II 的使用及主要設(shè)計流程 Quartus II 可以使設(shè)計者完成設(shè)計輸入、分析與綜合、仿真、布局布線、 8 時序分 析及編程下載等工作。常用的設(shè)計方法有硬件描述語言（ HDL）和原理圖設(shè)計輸入方法等。 利用 EDA 技術(shù)進行電子系統(tǒng)的設(shè)計，具有以下幾個特點： (1) 用軟件的方式設(shè) 計硬件； (2) 用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的； (3) 設(shè)計過程中可用有關(guān)軟件進行各種仿真； (4) 系統(tǒng)可現(xiàn)場編程，在線升級； (5) 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。 本論文的結(jié)構(gòu) 第一章闡述了數(shù)字調(diào)制解調(diào)的背景知識和現(xiàn)狀 ， 以及 FPGA 的基本概念。由于 FPGA的調(diào)制解調(diào)技術(shù)在通信系統(tǒng)中占據(jù)非常重要的地位，它的優(yōu)劣決定了通信系統(tǒng)的性能。 FPGA 背景知識 現(xiàn)場可編程門陣列（ FPGA）是在專用 ASIC的基礎(chǔ)上發(fā)展出來的，它克服了專用 ASIC不夠靈活的缺點。 數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮著越來越重要的作用 ， 主要是因為數(shù)字通信有以下優(yōu)點 : ① 數(shù)字信號便于存儲、處理 、抗干擾能力強 ； ② 數(shù)字信號便于交換和傳輸 ； ③ 可靠性高，傳輸過程中的差錯可以設(shè)法控制 ； ④ 數(shù)字信號易于加密且保密性強 ； ⑤ 通用性和靈活性好。通信作為社會的基本設(shè)施和必要條件，引起的世界各國的廣泛關(guān)注，通信的目的就是從一方 向 另一方傳送信息，給對方以信息，但是消息的傳送一般都不是直接的，它必 須借助于一定形式的信號才能便于遠(yuǎn)距離快速傳輸和進行各種處理。系統(tǒng)時鐘經(jīng)過 512 分頻后經(jīng)過隨機信號模塊產(chǎn)生一路周期為 15 的偽隨機序列作為數(shù)字調(diào)制的基帶信號。因此在設(shè)計時將 ASK和 PSK 調(diào)制放在 同一 模塊里設(shè)計，用一個選擇鍵和兩個基帶信號控制端來控制。 在通信理論上，先后形成了“過濾和預(yù)測理論”、“香濃信息論”， “糾 錯編碼理論”，“信源統(tǒng)計特性理論”， “調(diào)制理論”等。代表所傳信息的原始信號，是 調(diào)制載波的信號。 雖然三種調(diào)制解調(diào)的原理比較簡單，但作為數(shù)字通信原理的入門學(xué)，理解 ASK， PSK， FSK 后可以容易理解其他更復(fù)雜的調(diào)制系統(tǒng)，為以后的進一步發(fā)展打下基礎(chǔ)。針對傳統(tǒng)用硬件實現(xiàn)數(shù)字調(diào)制解調(diào)的方法 ,特別是相干解調(diào)需要提取載波 ， 設(shè)備相對復(fù)雜、成本較高的特點 ,研究了基于 FPGA芯 片的調(diào)制解調(diào)系統(tǒng)，即通過 Quartus II軟件 ， 采用 VHDL硬件描述語言 ， 利用 DE2開發(fā)板設(shè)計并實現(xiàn) ASK， FSK， PSK的調(diào)制解調(diào)器。由于利用相干解調(diào)方法需要本地載波參與解調(diào)，會 使系統(tǒng)復(fù)雜且準(zhǔn)確度降低，因此采用非相干解調(diào)，以正確解調(diào)出基帶信號 。 EDA 技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計自動技術(shù)結(jié)合起來，實現(xiàn)硬件設(shè)計軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計的效率，降低了設(shè)計成本。 電路設(shè)計與輸入是指通過 某些規(guī)范的描述方式 ， 將工程師電路構(gòu)思輸入給EDA 工具。波形輸入和狀態(tài)機輸入方法是兩種常用的輔助設(shè)計輸入方法：使用波形輸入時，繪制出激勵波形與輸出波形， EDA 軟件就能自動地根據(jù)響應(yīng)關(guān)系進行設(shè)計；使用狀態(tài)機輸入法時，設(shè)計者只需要畫出狀態(tài)轉(zhuǎn)移圖， EDA 軟件就能生成相應(yīng)的 HDL 代碼或原理圖，使用十分方便。 圖 Quartus II 主要設(shè)計環(huán)節(jié) 這幾個環(huán)節(jié)分別介紹如下： （ 1） 設(shè)計輸入 ： 9 設(shè)計輸入包括圖形輸入和硬件描述語言（ HDL）文本輸入兩大類型。因此，綜合就是將電路的高級語言（如行為描述）轉(zhuǎn)換成低級的，可與 FPGA/CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序 ， 既可以使用 Quartus II 中的綜合器來分析設(shè)計文件和建立工程數(shù)據(jù)庫，也可使用其他 EDA 綜合工具綜合設(shè)計文件，然后產(chǎn)生與 Quartus II 軟件配合使用的網(wǎng)表文件。它將每個邏輯 功能分配給最好的邏輯單元位置，進行布線和時序，并選擇相應(yīng)的互連路徑和引腳分配。 （ 3） 對圖形文件進行編譯，檢查電路是否有誤。 SignalTap II 嵌入式邏輯分析器，提供了芯片測試的一個很好的途徑。 （ 3） 配置采樣深度、確定 RAM 的大小。 SignalTap II 可將數(shù)據(jù)通過多余的 I/O 引腳輸出，以供外設(shè)的邏輯分析器使用；或輸出為 csv、 tbl、 vcd、vwf 文件格式以供第三方仿真工具使用。 14 VHDL 語言的基本結(jié)構(gòu)：一個完整的 VHDL 語言程序通常包括實體聲明（ Entity Declaration）、結(jié)構(gòu)體（ Architecture Body）、配置（ Configuration）、程序包（ Package）和庫（ Library）五個組成部分。 庫主要用于存放已經(jīng)編譯的實體、結(jié)構(gòu)體、程序包和配置，可由用戶自主生成或有 ASIC 芯片制造商提供相應(yīng)的庫，以便于設(shè)計中為大家所共享。 （ 2） 庫（ Library） 庫是專門存放預(yù)先編譯好的程序包（ package）的地方。 表 IEEE兩個標(biāo)準(zhǔn)庫 “std” 與 “ieee” 中所包含的程序包的簡單解釋。 端口類型（ TYPE）有以下幾種類型： Integer： 可用作循環(huán)的指針或常數(shù)，通常不用于 I/O信號； Bit： 可取值 “ 0” 或 “ 1” ； std_ logic： 工業(yè)標(biāo)準(zhǔn)的邏輯類型，取值 “ 0” ， “ 1” ， “ X” 和 “ Z” ； std_ logic_ vector： std_ logic的組合，工業(yè)標(biāo)準(zhǔn)的邏輯類型?？腕w主要包括以下 3種：信號、常數(shù)、變量（ Signal、 Constant、 Variable）。變量說明語句的格式如下： Variable 變量名：數(shù)據(jù)類型 約束條件 :=表達式； 變量的賦值符號 “:=” 。 （ 3） VHDL常用語句 VHDL 常用語句分并行（ Concurrent）語句和順序（ Sequential）語句： 并行語句（ Concurrent） :并行語句 總是處于進程（ PROCESS）的外部。 一般情況下，調(diào)制信號是具有一定波形形狀的二進制序列，即 （ ） 式 31 中 Ts 為碼元間隔； g(t)為調(diào)制信號的脈沖形狀表達式，為討論方便，這里設(shè)其為單極性不歸 零 的矩形脈沖； 為二進制符號， 見公式 ： （ ） ? ? ? ????????nsn nTtgats????? )1(01PPan 概率為概率為 22 借助于模擬幅度調(diào)制原理，二進制序列幅移鍵控信號的一般表達式 見式。 移相 s ( t )( b ) 25 2PSK 信號的波形圖如圖 所示 ： 圖 PSK 信號波形 PSK 解調(diào)原理 2PSK 信號的解調(diào)只能用相干解調(diào)一種形式。過零檢測法的基本思想是，利用不同頻率的正弦波在一個碼元間隔內(nèi) 過零點數(shù)目的不e2F S K( t )帶通濾波器??1包絡(luò)檢波器抽樣判決器輸出定時脈沖帶通濾波器???包絡(luò)檢波器( a )e2F S K( t )帶通濾波器??1低 通濾波器抽樣判決器輸出定時脈沖帶通濾波器???低通濾波器相乘器相乘器c o s ??1tc o s ??2t( b ) 29 同，來檢測已調(diào)波中頻率的變化。累加寄存器一方面將上一時鐘周期作用后所產(chǎn)生的新的數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控 制數(shù)據(jù) M 相加 ； 另一方面將這個值作為取樣地址值送入幅度 /相位轉(zhuǎn)換電路，此電路根據(jù)取樣地址輸出相應(yīng)的波形數(shù)據(jù)。其中 ，頻率控制字生成模塊可根據(jù)輸入產(chǎn)生指定頻率 ，同時顯示輸入頻率數(shù)字。 首先利用 MATLAB 生成一個 .HEX 文件， .HEX 文件存儲的是一個深度為8192，寬度為 8 的正弦波形數(shù)字信號（數(shù)據(jù)不能超過 256）。 偽的意思是說這種碼是周期性的序列，易于產(chǎn)生和復(fù)制，但其隨機性接近于噪聲或隨機序列。移位時鐘 到來時使每一級的存數(shù) (即狀態(tài) ) 向下一級移動 ， 成為下一級的新存數(shù)。但是具有或基本具有隨機性質(zhì)的序列不僅只有 m序列一種 ， m序列只是其中最常用的一種。線性反饋邏輯遵從如下遞歸關(guān)系： 4 1 0a a a?? （式 ） 即第 1 級與第 2級輸出的模 2 運算結(jié)果反饋到第 4 級去。 4 分頻、 8 分頻所得時鐘信號用于正弦載波的產(chǎn)生， 512 分頻的時鐘信號用于產(chǎn)生基帶信號。當(dāng) K 鍵為 0 時，對 ASK 進行解調(diào)， K 為 1 時對 PSK 進行解