【正文】 139。139。 Delay Element Simulink Block Delay 37 Delayi : SDelay generic map ( LPM_WIDTH = 10, LPM_DELAY =1, SequenceLength =1, SequenceValue =1) port map (dataa = A1W, clock = clock, ena = 39。 Constant assignment Simulink Block Constant A2W(2) = 39。 q : out std_logic_vector (8 downto 0))。 signal A2W : std_logic_vector(2 downto 0)。 da : out std_logic。 library dspbuilder。, sclr = 39。 then A5W =A3Mux 。139。 Input I/O assignment from Simulink Block iAltBuss A0W = iAltBuss。 clock : in std_logic 。 signal A1W : std_logic_vector(9 downto 0)。 iAltBuss : in std_logic。 use 。 畢業(yè)論文是本科學習 中的 一次理論與實際相結(jié)合 的重要環(huán)節(jié) 。 系統(tǒng)的改進 (1) FSK 調(diào)制 當按下按鍵 K1 時輸出一正弦波：頻率 ，177。 4 系統(tǒng)調(diào)試和改進 系統(tǒng)的調(diào)試 在 軟件中新建原理圖文件，輸入實驗原理中的原理圖，編譯，仿真，鎖定管腳并下載到目標芯片 [19]。 (4) 綜合（ Synthesis）。在“ Device”下拉選擇框中選擇需要的器件系列，默認為 Stratix 系列器件，對此可以修改。當 SinCtrl 為 1 時，SinOut 波形是正弦波；當 SinCtrl 為 0 時，輸出為 0。其他設(shè)置按照默認。在打開的 Step 模塊參數(shù)設(shè)置對話框中，可以看到下列參數(shù)（詳見圖 310），圖 310 中各參數(shù)值的含義是：步進間隔（ step time）；初始值（ Initial value）；終值（ Final value）；采樣時間（ Sample time）。每個觀察窗都可以分別觀察信號波形，而且相對獨立。 圖 36 Step 模塊 圖 37 Scope 模型 圖 38 Scope 初始顯示 (2) 添加波形觀察模塊。 19 圖 35 ASK 調(diào)制模型 Simulink 模型仿真 用 DSP Builder 模塊設(shè)計好一個新的模型后，可以直接在 simulink 中進行算法級、系統(tǒng)級仿真驗證。 在手動流程中， Signal Compiler 模塊生成 VHDL設(shè)計文件和 Tcl腳本，然后，在EDA 綜合工具或 Quartus II 軟件中進行手動綜合， Quartus II 軟件允許指定您自己的綜合或編譯設(shè)置?？梢栽?ModelSim 軟件中使用 Tcl腳本進行自動仿真，或在另一個 EDA仿真 具中使用 Verilog HDL或 VHDL 測試激勵文件進行仿真?？梢匀客ㄟ^ MATLAB/Simulink界面實現(xiàn)設(shè)計綜合、編譯和下載，然后進行調(diào)試。根據(jù)所需的信息類型，可以進行功能仿真以測試設(shè)計的邏輯功能，也可以進行時序仿真，在目標器件中測試設(shè)計的邏輯功能和最壞情況下的時序，或者采用 Fast Timing模型進行時序仿真，在最快的器件速率等級上仿真盡可能快的時序條件。Quartus II軟件提供以下功能，用于在 EDA仿真工具中進行設(shè)計仿真 : NativeLink集成 EDA仿真工具；生成輸出網(wǎng)表文件；功能與時序仿真庫；生成測試激勵模板和存儲器初始化文件；生成 Signal Activity Files (.saf)。布局可以設(shè)計輸入 綜合 布局布線 時序分析 仿真 編程和配置 功耗分析 調(diào)試 工程更改管理 時序 逼近 15 由用戶手動決定，也可以由 Quartus II 軟件決定。 圖 31 Quartus II設(shè)計流程 此外， Quartus II 軟件為設(shè)計流程的每個階段提供 Quartus II圖形用戶界面、EDA 工具界面以及命令行界面。 (9) 該面 板的使用和保存必須仔細謹慎，防止實驗板非正常損壞。 (4) 該平臺 電路板上所有芯片出廠 時都經(jīng)過嚴格檢查，因此在做實驗時 請勿 亂拔插芯片。數(shù)據(jù)地址總線采用高精度連接器與外部連接，以保證用戶對 Nios 與 NiosII 核的二次開發(fā)需要。 在主板上同時用兩塊電源轉(zhuǎn)換芯片將 +5V電源轉(zhuǎn)換為 與 分別為其它器件供電。 ~ 1 f ~ 2 f ) ( t u FSK 基帶 信號 8 圖 15 分頻器 當數(shù)字基帶信號為 “1” 時，第四級雙穩(wěn)態(tài)電路輸出的 反饋脈沖被加到第一級和第二級雙穩(wěn)態(tài)電路上，此時分頻比為 13；當基帶信號為 “0” 時，第四級雙穩(wěn)態(tài)電路輸出的反饋脈沖被加到第一級和第三級雙穩(wěn)態(tài)電路上，分頻比變?yōu)? 11。它有兩個獨立的振蕩器，數(shù)字基帶信號控制轉(zhuǎn)換開關(guān)，選擇不同頻率的高頻振蕩信號實現(xiàn) FSK 調(diào)制。最典型的實現(xiàn)方法是用一個電鍵來控制載波振蕩器的輸出而獲得 ，如圖 11。 數(shù)字基帶信號的功率譜從零頻開始而且集中在低頻段，因此只適合在低通型信道中傳輸。 數(shù)字信號對載波頻率調(diào)制稱為頻移鍵控 即 FSK。常見的調(diào)制方式有 幅移鍵控（ ASK）、 頻移鍵控（ FSK）等。 本設(shè)計是基于 DDS（直接數(shù)字頻率合成）的技術(shù)原理， 是一種新型的頻率合成技術(shù) 。 調(diào)制技術(shù)的最終目的就是使得調(diào)制以后的信號對干擾有較強的抵抗作用，同時對相鄰的信道信號干擾較小，解調(diào)方便且 易于集成 [7]。有時也把代表兩個以上符號的多相制相位調(diào)制稱為移相鍵控。有時也把代表多個符號的多電平振幅調(diào)制 稱為振幅鍵控。 調(diào)制方式按照調(diào)制信號的性質(zhì)分為 模擬調(diào)制 和數(shù)字調(diào)制兩類；按照載波的形式分為連續(xù)波調(diào)制和脈沖調(diào)制兩類。 SOPC 技術(shù)成為一個設(shè)計主流的原因主要有以下幾點 : （ 1） 運用嵌入的 NIOS 軟核。如今，隨著 FPGA 向更高密度、更大容量、更低功耗和集成更多 IP 的方向發(fā)展，系統(tǒng)設(shè)計工程師在從這些優(yōu)異性能獲益的同時，不得不面對由于 FPGA 前所未有的性能和能力水平而帶來的新的設(shè)計挑戰(zhàn) [3]。并隨著工藝的進步和技術(shù)的發(fā)展，向更多、更廣泛的應(yīng)用領(lǐng)域擴展。隨著時代的發(fā)展，用戶不再滿足于聽到聲音，而且還要看到圖像； 更重要的是， 通信終端也不局限于單一的 電話機，而且還有傳真機和計算機等數(shù)據(jù)終端。 利用 FPGA 性能優(yōu)越、使用方便的特點 ， 可以簡化振幅調(diào)制 和頻率調(diào)制 電路的設(shè)計，而且易于反復(fù)編寫和修改程序。用戶可以根據(jù)不同的配置模式，采用不同的編程方式 [2]。 SOPC 設(shè)計技術(shù)涵蓋了嵌入式系統(tǒng)設(shè)計技術(shù)的全部內(nèi)容，除了以處理器和實時多任務(wù)操作系統(tǒng)（ RTOS）為中心的軟件設(shè)計技術(shù)、以 PCB 和信號完整性分析為基礎(chǔ)的高速電路設(shè)計技術(shù)以外， SOPC 還涉及目前以引起普遍關(guān)注的軟硬件協(xié)同設(shè)計技術(shù)。這些特點使得設(shè)計變得簡單化，提供了設(shè)計可靠性，降低了設(shè)計成本 。它有四種基本形式：振幅鍵控、移頻鍵控、移相鍵控和差分移相鍵控 。移頻鍵控能區(qū)分通路，但抗干擾能力不如移相鍵控和差分移相鍵控 。在數(shù)字通信的三種調(diào)制方式（ ASK、 FSK、 PSK)中，就頻帶利用率和 抗噪聲 性能（或功率利用率）兩個方面來看，一般而言，都是 PSK 系統(tǒng)最佳。然而在某些場合，調(diào)制方式和控制方式會與系統(tǒng)的要求差距很大。 DSP Builder 允許系統(tǒng)、算法和硬件設(shè)計去 共享一個通用 的開發(fā)平臺 。幅移就是把頻率、相位作為常量，而把振幅作為變量，信息比特是通過載波的幅度來傳遞的。它的主要優(yōu)點是 : 實現(xiàn)起來較容易 ,抗噪聲與抗衰減的性能較好。 乘法器常采用環(huán)形調(diào)制器。 直接調(diào)頻法實現(xiàn)電路有許多，一般采用的控制方法是：當基帶信號為正時（相當于 “1” 碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率提高（設(shè)為 f1）；當基帶信號為負時（相當于 “0” 碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率降低（設(shè)為 f2）；從而實現(xiàn)了調(diào)頻，這種方法產(chǎn)生的調(diào)頻信號是相位連續(xù)的。當數(shù)字基帶信號為 “1”時，與非門 4 打開， f1輸出，當數(shù)字基帶信號為 “0” 時，與非門 3 打開， f2輸出，從而實現(xiàn)了 FSK 調(diào)制 [12]。 SOPC 技術(shù)只有通過大量的實戰(zhàn)與實踐才能很好并快速地掌握， 本實驗是 SOPC 硬件系統(tǒng)的基礎(chǔ)實驗，目的是讓 9 我們 通過這些實驗掌握 SOPC 開發(fā)的基本流程，熟悉使用 QuartusII、 SOPC Builder并 進行應(yīng)用程序開發(fā) [13]。如圖 22 所示： 圖 22 液晶顯示電路 按鍵模塊 該模塊有 5 個按鍵，共分配了 5 個 I/O 端口， K1～ K5 均是復(fù)位式按鍵。 (2) 實驗平臺 中 各種硬件設(shè)備的安裝均應(yīng)在微機和實驗平臺 都已 斷電的情況下進行， 嚴禁帶電操作。 (7) 插拔 計算機并口下載電纜線 前 ，要拔插殼 ，不要直接去拉電纜線， 以免 使連接在插殼內(nèi)的線斷掉，造成文件無法下載。 14 3 軟件設(shè)計 Quartus II 的設(shè)計流程 Altera Quartus II設(shè)計軟件提供完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng) (SOPC) 提供全面的設(shè)計環(huán)境。這樣，設(shè)計人員能夠建立基于塊的設(shè)計，每個模塊可以單獨優(yōu)化，然后整合到頂層設(shè)計中。 在所有三個設(shè)計流程中，均可以通過將設(shè)計分割為功能塊，保留所在開發(fā)層上的性能，將這些功能塊按照電路物理結(jié)構(gòu)或關(guān)鍵路徑組織起來。 此外， Quartus II 軟件通過 NativeLink 功能為時序仿真和 EDA 仿真工具提供無縫集成。 DSP Builder允許系統(tǒng)、算法和硬件設(shè)計人員共享公共開發(fā)平臺。要在設(shè)計中使用支持 OpenCore Plus功能的 MegaCore 功能，必須在運行 MATLAB/Simulink環(huán)境之前下載這些功能。 可以使用自動流程在 MATLAB/Simulink 設(shè)計環(huán)境中控制整個綜合和編譯流程。 圖 34 所示（ ），這是一個簡化的 DDS 結(jié)構(gòu)，由 8bit 累加器作為相位累加器，由二選一選擇器來選擇累加器的相位，相位是由數(shù)字基帶信號控制的。把 step 模塊與 SinCtrl 輸入端口相接。打開 Scope 參數(shù)設(shè)置對話框（圖 39），在 Scope 對話框中有兩個選項頁：“ Gerneral”和“ Data History”。在仿真前還需要設(shè)置一下與仿真相關(guān)的參數(shù) 。 仿真參數(shù)設(shè)置對話框中共有 5 個選項頁： Solver、 Workspace I/O、 Diagnostics、 21 Advanced、 RealTime Workshop。 sinout 模型編輯窗中，選擇“ Simulation”菜單，選“ Start”項，開始仿真。 (2) 設(shè)置 Signal Compiler。分別為：“ Convert MDL to VHDL”：轉(zhuǎn)換 MDL 文件為 VHDL 文件；“ Synthesis”：綜合；“ QuartusII” Quartus編譯適配，生成編程文件。編程文件可以直接用于 FPGA 的編 程配置。 FSK 調(diào)制的仿真結(jié)果如圖 41 所示，高電平時，正弦波頻率較高，而低電平時正好相反。 10%，峰峰值 2V，177。我們還掌握 FPGA 的工作原理及 Altera 公司 Cyclone 系列 FPGA 的特點，熟練解讀該器件的英文數(shù)據(jù)手冊（ datasheet）。 Entity ask is Port( clock : in std_logic。 signal sclr : std_logic:=39。 signal A6W : std_logic_vector(10 downto 0)。 assert (10) report altversion severity Note。 31 Output I/O assignment from Simulink Block SinOut SinOuti : SBF generic map( width_inl=9, width_inr=0, width_outl=8, width_outr=0, lpm_signed=BusIsUnsigned, round=0, satur=0) port map ( xin=A5W, yout=