【正文】 d)最后單擊 Finish按鈕完成參數(shù)設(shè)置。 MegaCore可以在 Quartus II開發(fā)環(huán)境中使用，本實(shí)驗(yàn)的 FFT MegCore是 FFT V ，即 FFT編譯器。名為 dds rom，設(shè)置數(shù)據(jù)個(gè)數(shù)為 4096，數(shù)據(jù)寬度為 10位，初始化 (4)建立 PLL宏單元，命名為 pll，設(shè)置 c0輸出頻率為 100 MHz， cl輸出頻率為 25 MHz， e0輸出頻率為 100MHz。若安裝過(guò)程出現(xiàn)錯(cuò)誤，那么只要重新再安裝一次即可。 Altera公司提供了強(qiáng)大而又便捷的 Quartus II和 MegaWizard PlugIn Manager工具，可以幫助設(shè)計(jì)者簡(jiǎn)單快捷地實(shí)現(xiàn)雙端口 RAM存儲(chǔ)器。如圖 ，圖中 offset為起始地址的偏移量，范圍為 0～ 384， offset的值可通過(guò)鍵盤改變。這樣一來(lái)，就有高低電平的波形線顯示出來(lái)了。信號(hào)采樣部分會(huì)對(duì)輸入信號(hào)進(jìn)行采 樣并存儲(chǔ)；波形顯示部分只管從雙口 RAM讀數(shù)據(jù)并送往 VGA 接口顯示；鍵盤顯示部分主要是控制更改觸發(fā)條件、采樣頻率及數(shù)碼顯示等操作。 ELSIF vcount454 THEN h_dat=X03。 白色 ELSIF vcount154 THEN h_dat=XFC。 藍(lán)色。 黃色 ELSIF hcount383 THEN v_dat=X1f。如本項(xiàng)設(shè)計(jì)的彩條信號(hào)發(fā)生器可通過(guò)圖像描述模塊產(chǎn)生。 對(duì)于普通的 VGA顯示器，其引出線共含 5個(gè)信號(hào)： G、 R、 B：三基色信號(hào)； HS：行同步信號(hào)； VS：場(chǎng)同步信號(hào)。 測(cè)試信號(hào)的仿真 圖 dds 信號(hào)仿真圖 通過(guò)輸入頻率控制字和相位控制字來(lái)控制相位寄存器的輸出與相位控制字相加，其結(jié)果作為正(余 )弦查找表的地址，使輸出的數(shù)字量以正弦規(guī)律變化。 DDS 的頻率分辨率定義為： q=clk/ 由于基準(zhǔn)時(shí)鐘一般是固定的，因此相位累加器的位數(shù)就決定了頻率的分辨率 dds的實(shí)現(xiàn) （ 1） 建立一個(gè)空白工程，然后命名為 dds。查找表把輸入的址信息映射成正(余 )弦波的數(shù)字幅度信號(hào)，同時(shí)輸 出到數(shù)模轉(zhuǎn)換器 DAC 的輸入端， DAC輸出的模擬信號(hào)經(jīng)過(guò)低通濾波器 (LPF)，可得到一個(gè)頻譜純凈的正 (余 )弦波。 累 加 器相 位 寄 存器加 法 器正 弦 查 找表D A C L P F頻 率 控 制字時(shí) 鐘 源相 位 控 制 字輸 出 頻 率F cM圖 dds 系統(tǒng)的基本原理圖 圖 中虛方框部分是 DDS 的核心單元，它可以采用 CPLD/FPGA 來(lái)實(shí)現(xiàn)。 圖 MegaWizard page1 ③設(shè)置 FFT 的參 數(shù)。按功能可以劃分為 4 部分：信號(hào)采樣部分、 FFT 運(yùn)算部分、波形顯示部分和鍵盤控制部分。在 FFT處理器內(nèi)部輸入緩沖區(qū)讀取輸入樣點(diǎn)之后， FFT將 master sink— ena信號(hào)重新置為高電平，并準(zhǔn)備讀取下一個(gè)輸入模塊。 2)緩沖突發(fā) (Burst)I/O數(shù)據(jù)流結(jié)構(gòu) 緩沖突發(fā) I/O數(shù) 據(jù)流結(jié)構(gòu)的 FFT需要的存儲(chǔ)器資源比流動(dòng) 1/0數(shù)據(jù)流結(jié)構(gòu)少，但平均模塊吞吐量減少。如圖 程控制時(shí)序，圖中 z，（ n）表示輸入復(fù)數(shù)據(jù)實(shí)部， z．（ n）表示輸入復(fù)數(shù)據(jù)虛部。 R A MR A MB F P UX [ k , 0 ]X [ k , 1 ]X [ k , 2 ]X [ k , 3 ]G [ k , 0 ]G [ k , 1 ]G [ k , 2 ]G [ k , 3 ]R O MH [ k , m ]F F T E n g i n e 圖 單輸出 FFT 引擎結(jié)構(gòu) (3) FFT 兆核 I/O數(shù)據(jù)流結(jié)構(gòu) FFT 兆核函數(shù)支持的 I/O 數(shù)據(jù)流包括：流 (Streaming)、緩沖突發(fā) (Buffered Burst)和突發(fā)(Burst)。 (1)四輸出 FFT 引擎結(jié)構(gòu) 對(duì)于需要最少轉(zhuǎn)換時(shí)間的應(yīng)用，四輸出 FFT引擎結(jié)構(gòu)是最佳選擇。 為了在整個(gè) 轉(zhuǎn)換計(jì)算過(guò)程中保持高信噪比 (SNR)， FFT 兆核函數(shù)采用塊浮點(diǎn) (Block floatingpoint)結(jié)構(gòu)，這種結(jié)構(gòu)是定點(diǎn) (Fixedpoint)與全浮點(diǎn) (Fullfloatingpoint)結(jié)構(gòu)之 M平衡 在塊浮點(diǎn)結(jié)構(gòu)中，每個(gè)數(shù)據(jù)模塊中所有的數(shù)值都有一個(gè)獨(dú)立的尾數(shù)，但共享一個(gè)公共的指數(shù)，輸入到 FFT函數(shù)的數(shù)據(jù)作為定點(diǎn)復(fù)數(shù)。 IP 核實(shí)現(xiàn)原理 1) FFT兆核函數(shù)功能描述 長(zhǎng)度為 N 的離散傅里葉變換 (DFT)是計(jì)算單位圓上 N 點(diǎn)均勻分布的離散時(shí)間序列（ w=2πk=0， ...NI）的采樣傅里葉變換。)2(39。當(dāng) N1時(shí)， N(N1)是約等于的。式 (310)和式 (311)說(shuō)明了原 N/2點(diǎn)的 DFT和這兩個(gè) N/4點(diǎn)的 DFT之間的關(guān)系。在圖 ， N==8，式 (313)給出了 X(0)～ X(3)的計(jì)算方法，而式 (214)給出了 X(4)～ X(7)的計(jì)算方法。 2 FFT算法基本原理 基 2 FFT 算法基本上分為時(shí)域抽取法 FFT(DITFFT)和 頻域抽取法 FFT(DIFFFT)兩大類。 在前面已經(jīng)講到， N 點(diǎn) DFT 的復(fù)乘次數(shù)等于。如果直接按 (21)式計(jì)算 X(k)值，那么對(duì)于某一個(gè) k 值而言 ,需要 N 次復(fù)數(shù)乘法和 (N1)次復(fù)數(shù)加法。 FPGA是直接由硬件實(shí)現(xiàn)的，其內(nèi)部結(jié)構(gòu)規(guī)則簡(jiǎn)單，通?？梢匀菁{很多相同的運(yùn)算單元，因此 FPGA在作指定運(yùn)算時(shí)，速度會(huì)遠(yuǎn)遠(yuǎn)高于通用的 DSP芯片。隨著超大規(guī)?？删幊涕T陣列的迅速發(fā)展，新一代 FPGA內(nèi)部有高速數(shù)字信號(hào)處理 (DSP)模塊和大容量、高速 RAM模塊，這為利用 FPGA實(shí)現(xiàn) FFT處理成為可能，既避免了軟件方式所帶來(lái)的速度方面的限制，又可以降低開發(fā)的成本和周期，是一種較為理想的開發(fā)方式。 快速傅立葉變換 (FFT)是 DFT的快速算法 ,是數(shù)據(jù)從時(shí)域到頻域變換的基本運(yùn)算。 基于處理器的系統(tǒng)往往包含了多個(gè)抽象層，可在多個(gè)進(jìn)程之間計(jì)劃任務(wù)、共享資源。3 由此用戶就可在數(shù)小時(shí)內(nèi)完成逐步的修改并進(jìn)行 FPGA 設(shè)計(jì)迭代，省去了幾周的時(shí)間。 附錄 ....................................................................錯(cuò)誤 !未定義書簽。主要對(duì) quartus II 中的 ram， rom， fft，基本運(yùn)算等宏模塊進(jìn)行調(diào)用。 FPGA 是直接由硬件實(shí)現(xiàn)的，其內(nèi)部結(jié)構(gòu)規(guī)則簡(jiǎn)單，通常可以容納很多相同的運(yùn)算單元，因此 FPGA 在作指定運(yùn)算時(shí)，速度會(huì)遠(yuǎn)遠(yuǎn)高于通用的 DSP 芯片。 FFT。 2在硬件層面控制輸入和輸出（ I/O）為滿足應(yīng)用需求提供了更快速的響應(yīng)時(shí)間和專業(yè)化的功能。 可編程芯片的特性意味著用戶可以節(jié)省制造成本以及漫長(zhǎng)的交貨組裝時(shí)間。 舉例來(lái)說(shuō)，數(shù)字通信協(xié)議包含了可隨時(shí)間改變的規(guī)范，而基于 ASIC 的接口可能會(huì)造成維護(hù)和向前兼容方面的困難。硬件實(shí)現(xiàn) FFT的方式主要有三種：通用數(shù)字信號(hào)處理器 (DSP)、專用的 FFT芯片 (ASIC)、可編程邏輯器件 (以 FPGA為代表 )。當(dāng)通用的 DSP無(wú)法達(dá)到速度要求時(shí)，唯一的選擇是增加處理器的數(shù)目，或者采用定制門陣列產(chǎn)品。 本論文就是在這樣一個(gè)背景下提出一種基于 FPGA的 512點(diǎn)基 2FFT算法的具體實(shí)現(xiàn)方法。如果 N取 32，那么將達(dá)到 1024。比較常用的 FFT 算法有基 2 FFT 和基 4FFT 兩種。通常為了后續(xù)說(shuō)明的方便，和其它許多文獻(xiàn)一樣，在本文中也將式 (313)和式 (314)的運(yùn)算用圖 。通過(guò)對(duì)比可以看出，只 進(jìn)行過(guò)這樣的一次分解就使得運(yùn)算量減少了近一半，充分說(shuō)明了這樣分解對(duì)減少 DFT的運(yùn)算量是十分有效的。 圖 N 點(diǎn) DFT 的第二次時(shí)域抽取分解圖（ N=8） 圖 N點(diǎn) DITFFT運(yùn)算流圖（ N=8） (3)DITFFT 算法與直接計(jì)算 DFT 運(yùn)算量的比較由 DITFFT 算法的分解過(guò)程及圖 可見， N=時(shí)，其運(yùn)算流圖應(yīng)該有 M級(jí)蝶形，每一級(jí)都由 N/2蝶形運(yùn)算構(gòu)成。 基 4FFT算法的基本運(yùn)算是 4 點(diǎn) DFT。后 3級(jí)類推。每次通過(guò) FFT 處理器都要完成次運(yùn)算。為了在連續(xù)輸出模塊中產(chǎn)生統(tǒng)一的比例，必須用最終的指數(shù)對(duì) FFT函數(shù)輸出進(jìn)行比例換算。 圖 四輸出 F 訂引擎結(jié)構(gòu) (2)單輸出 FFT引擎結(jié)構(gòu) 在需要最小尺寸 FFT函數(shù)的應(yīng)用中，單輸出引擎最適合。作為回應(yīng)， FFT 函數(shù)將Masterink_ena信號(hào)置為高電平，表明有能力接收這些輸人信哆。 當(dāng) FFT 已經(jīng)完成了輸入模塊的變換，并且從設(shè)備匯端 (Slave Sink)將 master_source— dav 號(hào)置高電平（表示數(shù)據(jù)從設(shè)備接收器可以接收輸出數(shù)據(jù)模塊）時(shí)， FFT 將 master— source— ena 號(hào)置高電平，并且以自然順序輸出復(fù)數(shù)變換域數(shù)據(jù)模塊。在下一個(gè)時(shí)鐘周期 ， master— sink_sop信號(hào)被復(fù)位，并以自然順序加載后面的 N1個(gè)復(fù)輸數(shù)據(jù)樣點(diǎn)。 3 FFT 設(shè)計(jì)實(shí)現(xiàn) 設(shè)計(jì)的總體方框結(jié)構(gòu)圖如圖 所示。 MegaCore不附帶在 Quartus II軟件中，需要單獨(dú)向Altera 公司購(gòu)買或申請(qǐng)?jiān)囉冒妗? ④生成 FFT 模塊。正 (余 )弦查找表的數(shù)據(jù)存放在 ROM 中，內(nèi)部存有一個(gè)周期的正弦波信號(hào)的數(shù)字幅度信息，每個(gè)查找表的地址對(duì)應(yīng)于正弦波中 0176。調(diào)節(jié) M 可以改變?nèi)拥狞c(diǎn)數(shù)，從而改變頻率。將 dds_top. bdf 設(shè)置為頂層實(shí)體。 常見的彩色顯示器，一般由 CRT（陰極射線管）構(gòu)成，彩色是由 G、 R、 B（綠： Green，紅： Red，藍(lán)： Blue）三基色組成。 顯示控制器設(shè)計(jì)提示：顯示器的技術(shù)規(guī)格提供的行頻一般都滿足在 3045KHz（保守?cái)?shù)據(jù)），場(chǎng)頻一般滿足在 5075Hz（保守?cái)?shù)據(jù)），針對(duì)以上保守?cái)?shù)據(jù)，我們以 30KHz的行頻進(jìn)行掃描時(shí)所需時(shí)鐘頻率為： 30KHz 800（行周期） =24MHz,則場(chǎng)頻為： 30KHz247。 BEGIN IF RISING_EDGE(vga_clk)THEN IF hcount223 THEN v_dat=XFF。 ELSIF hcount623 THEN v_dat=Xe0。 END PROCESS。 紫色。 END PROCESS。這樣整個(gè)顯示器的顯示區(qū)域就劃分完波形顯示格式，其中屏幕的背景顏色為淺藍(lán)色，柵格線為黑色，波形為綠色間標(biāo)線為紅色。柵格和時(shí)間標(biāo)線的顯示比較簡(jiǎn)單，只要在顯示區(qū)域?qū)?yīng)的位置（比如當(dāng) hcount為 0、 40時(shí)）輸出柵格顏色數(shù)據(jù)就可以了，若要顯示虛線，則需將 vcount值也做比較（比如當(dāng) vcount為 5時(shí)顯示， vcount為 0、 4不顯示）。 圖 仿真結(jié)果圖 存儲(chǔ)單元設(shè)計(jì) 在 FFT 處理單元中存儲(chǔ)器是必不可少的單元，蝶形運(yùn)算數(shù)據(jù)的輸入輸出和中間結(jié)果的存儲(chǔ)都要經(jīng)過(guò)存儲(chǔ)器 ,因此它們的頻繁讀寫操作對(duì)整個(gè) FFT 處理速度影響較 大。查看方法如圖 ，在設(shè)備管理器中查看。 ByteBlaster II 下載電纜安裝過(guò)程如下： ①在 Quartus II 軟件的主界面中點(diǎn)擊 Hardware setup進(jìn)入圖 Hardware Set— up對(duì)話框； ②單擊 Add Hardware按鈕進(jìn)入圖 Add Hardware對(duì)話框。 (8)建立 ALTSQRT宏單元，命名為 sqrt，具體設(shè)置如下：選擇輸入數(shù)據(jù)寬度為 17位，并選中“ Yes，1 want an output latency of 8 clock cycles，后設(shè)置 8級(jí)流水線，其他的參數(shù)按默認(rèn)設(shè)置。在 Quartus II主界面中，在 FFT兆核函數(shù)向?qū)е袉螕簟?Step 1： Parameterize”打開 FFT參數(shù)設(shè)置對(duì)話框，具體參數(shù)設(shè)置如下： (a)在 Parameters 選項(xiàng)卡設(shè)置 FFT 變換長(zhǎng)度 (Transform Length)為 512，數(shù)據(jù)精度 (Data Precision)和旋轉(zhuǎn)因子精度 (Twiddle Precision)為 8位，如圖 。 圖 FFT 模塊 Symbol 表 5. 17 引腳鎖定方法 信號(hào) 引腳 信號(hào) 引腳 信號(hào) 引腳 信號(hào) 引腳 seg[0] PIN_D18 key0 PIN_AB11 ad_datin0 PIN_AB11 disp_data[6] PIN_C20 seg[1] PIN_C19 key1 PIN_AA11 ad_datin1 PIN_AA11 disp_data[7] PIN_B21 seg[2] PIN_D19 key2 PIN_T21 ad_datin2 PIN_T21 reset n PIN_B11 seg[3] 。在 Quartus II 主界面中選擇 ToolMegaWizard PlugIn Managc 打開添加宏單元的向?qū)Вx擇 Create a new custom megafunction variation 新建宏單元模塊然后在新建宏單元模塊窗口中選擇 DSP Tra