【正文】 求學(xué)歷程是艱苦的，但又是快樂的。 在這次設(shè)計中，我 發(fā)現(xiàn)了自己的 許多不足。 波形顯示， 1965 納秒后開始循環(huán)。 end else begin data=myramdown[datat][3:0]。b1。b0。 end write_datadown4_1: begin if(datat==39) begin data= myramup[datat][3:0]。 end else begin data=439。 end else begin case(state) write_instr: begin lcd_rs=139。 圖 電路圖 圖 為 Xilinx ISE 軟件中仿真后得出電路圖詳細效果，其中的六個引腳分別和圖 對應(yīng)。 FPGA 中有 7 大模塊，七大模 塊分別為：可編程的輸入輸出模塊，可配置邏輯模塊，數(shù)字時鐘管理模塊，豐富的布局布線資源，底層內(nèi)嵌功能單元模塊，內(nèi)嵌專用的硬核芯片組。在 S6 狀態(tài)時分為兩種情況：如果 datat 不等于 39 的時候，跳轉(zhuǎn)會 S5 狀態(tài)并重新執(zhí)行 S5 狀態(tài)的語句；如 果 datat=39 的時候，跳轉(zhuǎn)回 S1 狀態(tài)，并重新執(zhí)行 S1 狀態(tài)到 S6 狀態(tài)，不斷循環(huán)。之后發(fā)送模式控制字，發(fā)送成功后，再發(fā)送打開顯示控制字。數(shù)據(jù)通道電路主要由計數(shù)器，寄存器， RAM，比較器和 LCD。接通電源后， FPGA 向液晶顯示屏控制芯片發(fā)送指令的流程如下圖所示。 RS 為高電平， RW 為低電平，為數(shù)據(jù) 的寫操作； RS 和 RW 均為低電平，為指令的寫操作。 指令 8： DDRAM 地址設(shè)置 。 顯示 不動 1 0：所有顯示由右向左移動，光標(biāo)跟隨移動， AC 減一 東北大學(xué)東軟信息 學(xué)院 畢業(yè)設(shè) 計（論文） 第 3章 系統(tǒng)分析 11 1 1：所有顯示由左向右移動，光標(biāo)跟隨移動， AC 加一 指令 6：功能設(shè)置命令 。 SH 表 示在寫入字符時 ，是否允許顯示畫面的滾動方式： SH=0：允許滾動。功能：送 20H“空代碼”到所有的 DDRAM 中，清除所有顯示數(shù)據(jù)，并將 DDRAM 地址計數(shù)器（ AC）清零，光標(biāo)返回至原始狀態(tài)，設(shè)置 I/D=H， AC 為自動加一的輸入方式。 第 15 腳： BLA 背光電源正極 (+5V)輸入引腳。 第 2 腳： VDD 為電源， 接 +5V 電源。 在這些共同點的基礎(chǔ)上， Verilog HDL 和 VHDL 又各有其自己的特點。設(shè)計師可在較短的時間內(nèi)采用 所能見到的 各種結(jié)構(gòu)芯片來完成同一功能描述，從 而在設(shè)計規(guī)模、速度、芯片價格及系統(tǒng)性能要求等方面進行平衡，選擇最佳結(jié)果。 第二 ，設(shè)計的再利用得到 了 保證。此外， ModeSim的特點還有， RTL 級和門級電路的優(yōu)化，具有集成性能分析，對 SystemC 的直接編譯可以與 HDL 任意混合。并且，能夠定義系統(tǒng)級功能的 IP 核（ Intellentual Prorerty）， Xilinx 工具長期以來一直致力于推動 FPGA 產(chǎn)業(yè)技術(shù)的更新和發(fā)展。 分辨率更高，相同尺寸的可視面積更大 傳統(tǒng)的 CRT 顯示器分辨率普遍要比同尺寸的液晶顯示器要低， 17 英寸 CRT 顯示器的分辨率普遍為 1024*768，而 17 英寸普屏 LCD 液晶顯示器 支持 12801024，同時它的可視面積相當(dāng)于 19 英寸 CRT 顯示器的可視面積。 19 英寸的 CRT 顯示器其厚度普遍有 40cm 之巨，而當(dāng)時相同尺寸的液晶顯示器厚度不超過 4cm，大大節(jié)約了桌面空間。 目前主流的 FPGA 依然 是基于查找表技術(shù)的， 它 已經(jīng) 很大程度上 超出了先前版本FPGA 的基本性能， 而 且 還 整合了 用戶 常用功能（如 時鐘管理、 RAM 和 DSP）的硬核（ ASIC 型）模塊。 大大提高桌面利用率 易于懸掛、拼接 接口更豐富、 DVI 成為標(biāo)準(zhǔn)配置 分辨率更高，相同尺寸的可視面積更大 從 2021 年開始，各大顯示器廠商開始意識到一個重要的問題，要提高 LCD 液晶顯東北大學(xué)東軟信息學(xué)院畢業(yè)設(shè)計（論文） 第 1章 緒論 3 示器 的市場地位，他們當(dāng)務(wù)之急是解決 LCD 液晶顯示器 拖影問題。在這段 非?？焖?前進的歷程中，顯示器的視覺效果在 跳躍性 提高， 帶寬 、 畫質(zhì)、 分辨率、 刷新和色彩 率等各項指標(biāo)均有 非常 大的提升 。 光源路徑 設(shè)計成 從下向上 的作法是在液晶的背部設(shè)置特殊光管，光源照射時通過下偏光板向上透出。 我們平時所說的 LCD，它的英文全稱為 Liquid Crystal Display，直譯成中文就是液態(tài)晶體顯示器，簡稱為液晶顯示器。 27 東北大學(xué)東軟信息學(xué)院畢業(yè)設(shè)計（論文） 第 1章 緒論 1 第 1 章 緒 論 選題背景 本課題主要任務(wù)是設(shè)計基于 FPGA 的 LCD 驅(qū)動顯示電路的設(shè)計與實現(xiàn) 。 25 致 謝 23 仿真波形 17 電路圖 3 第 2 章 關(guān)鍵技術(shù)介紹 該課題的研究將有助于采用 FPGA 的系列產(chǎn)品的開發(fā)，特別是需要用到 LCD 的產(chǎn)品的開發(fā)。 課題 關(guān)鍵是對驅(qū)動芯片的各 個 引腳和時序進行控制。控制 器部分采用 Verilog 語言編寫，主體程序采用了狀態(tài)機作為主要控制方式。 III 第 1 章 緒 論 4 LCD 的簡介 5 系統(tǒng)軟件圖 6 第 3 章 系統(tǒng)分析 7 TC1602 液晶模塊的工作方式 14 狀態(tài)機 增加人機之間的交互性，為行業(yè)和我們的生活帶來新的變化。 世界 第一臺 真正意義上的 液晶顯示設(shè)備出現(xiàn)在 20 世紀(jì) 70 年代初， 它 被稱之為TNLCD（扭曲向列）液晶顯示器。這樣的設(shè)計方法不 但 提高了顯示屏的反應(yīng)速度， 而且 也可以精確控制顯示 的 灰度，這就是 TFT 色彩 比 DSTN 更為逼真的原因。 當(dāng)時，由 于液晶面板廠商基本都是第三代以前的生產(chǎn)線，在切割 1 17 吋等主流尺寸液晶面板的時候成本居高不下，所以，在那個年代， LCD 的售價也自然居高不下，15 吋 LCD 液晶顯示器 售價達到 4000 元以上，和當(dāng)時同樣顯示面積的 17 吋 CRT 顯示器2021 多元的價格根本沒有任何優(yōu)勢，所以，在那個年代， LCD 液晶顯示器 只是一些奢侈玩家的擺設(shè)品。最后在 FPGA 上顯示任意的英文字符和數(shù)字，另外要能根據(jù)輸入數(shù)據(jù)的變化同步變化 LCD 液晶顯示器 上顯 示的內(nèi)容。 FPGA 的 內(nèi)部有 非常 豐富的觸發(fā)器和 I／ O 引腳。大家不但可以通過數(shù)字化的視頻接口享受無信號失真的干凈畫面和操控的便利性，還可以通過傳統(tǒng) DSub 接口兼容舊顯卡讓兩臺主機共用同一臺顯示器。 C（常溫 ） /20 ～ 75 176。 Mentor 公司的 ModeSim 是業(yè)界最優(yōu)秀最可靠的 HDL 語言仿真軟件，它能夠提供簡易的仿真環(huán)境，是業(yè)界唯一在單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真軟件。布局布線 的 結(jié)果還可 以返 回同一仿真器，進行包括時序和功能的后驗證，以 此來 保證 因為 布局布線所帶來的門延時和線延時不會影響 到 設(shè)計的性能。第三， 在 設(shè)計規(guī)模 上大大提高。之所以 VHDL 比 Verilog HDL 更 早成為 IEEE 標(biāo)準(zhǔn)， 是因為 VHDL 是美國軍方組織開發(fā)的，而 Verilog HDL 只 是從一個普通的民間公司的私有財產(chǎn)轉(zhuǎn)化而來，基于 Verilog HDL 的優(yōu)越性，才成為的 IEEE 標(biāo)準(zhǔn)，因而有更強的生命力。目前版本的 Verilog HDL和 VHDL在行為級抽象建模的覆蓋范圍方面也有所不同。 如果不需要讀操作， 那么 該引腳可直接接地。 表 CGROM 和 CGRAM 中字符代碼與字符 圖形對應(yīng)關(guān)系 TC 1602 液晶模塊內(nèi)部的控制器共有 11 條控制指令，如 表 所示。該子令的兩個參數(shù)位 I/D 和 SH 確定了字符的輸入方式。 指令 5：光標(biāo)或顯示 整體顯示 移位 位置。 指令 7： CGRAM 地址 設(shè)置。 BF=1：內(nèi)部正在執(zhí)行操作，此時要執(zhí)行下一指令需要等待，到 BF=0 在繼續(xù)執(zhí)行。 其中， CLK、 RST 分別是 50MHZ 時鐘和復(fù)位輸入信號， RST 低電平有效， RS、RW、 E 和 data 分別為與液晶顯示屏控制芯片連接的控制信號?？刂茊卧彩窍到y(tǒng)的一個重要組成部分，控制單元可由狀態(tài)機的轉(zhuǎn)移來實現(xiàn)，要求合理控制各個狀態(tài)的轉(zhuǎn)移條 件。 系統(tǒng)的功能結(jié)構(gòu)設(shè)計 接口電路設(shè)計 TC1602 液晶顯示模塊可以和 51 系列單片機直接接口，下 圖為 是 S51 增強型實驗板的液晶接口電路 （圖 ） 圖 接口電路設(shè)計 液晶模塊的內(nèi)部顯示地址 液晶顯示模塊是一個慢顯示器件，所以在執(zhí)行每條指令之前一定要確認(rèn)模塊的忙標(biāo)志為低電平，表示不忙， 否則此指令失效。 狀態(tài)機 狀態(tài)機如圖（圖 ）所示，其中 圖 狀態(tài)機 S0: write_instr S1: write_dataup4_1 S2: write_datadown4_1 S 0 S 7 S 1 S 6 S 4 S 3 S 5 S 2 !reset Datat=10 Datat!=39 Datat10 Datat=39 Datat=39 Wrong Datat!=39 東北大學(xué)東軟信息學(xué)院畢業(yè)設(shè)計（論文） 第 4章 系統(tǒng)設(shè)計 16 S3: set_ddramaddup S4: set_ddramadddown S5: write_dataup4_2 S6: write_datadown4_2 S7: Default 當(dāng) 復(fù)位鍵 reset 等于一的時候， S0 狀態(tài)開始工作，根據(jù)代碼可以看出，當(dāng) datat小于或等于十的時候都在 S0 狀態(tài)循環(huán)工作，當(dāng) datat 大于十的時候跳轉(zhuǎn)到 S1 狀態(tài)，在 S1 狀態(tài)順序執(zhí)行完每條語句之后跳轉(zhuǎn)到 S2 狀態(tài)，這個時候如果 datat 不等于 39，那么跳轉(zhuǎn)會 S1 狀態(tài)，重新執(zhí)行 S1 狀態(tài)的每條語句直到 datat 等于 39，跳轉(zhuǎn)到 S3 狀態(tài)，在執(zhí)行完 S3 狀態(tài)的每條語句之后，跳轉(zhuǎn)到 S4 狀態(tài)。 Digital Lab 設(shè)計的 Spartan3 MB 開發(fā)工具包括了提供了探索這些特色功能的完美平臺，令設(shè)計者快速的有效的適應(yīng)市場商機的需要，從而使系統(tǒng)優(yōu)化達到最優(yōu)的性價比。 系統(tǒng)的實現(xiàn) 電路圖 在 Xilinx ISE 軟件中仿真后得出電路圖（圖 ），本框圖共有兩個輸入端和四個輸出端，分別為 clk 、 reset、 data[3:0]、 lcd_rs、 lcd_rw、 lcd_en。 end end always (posedge lcd_clk or negedge reset) begin if(!reset) begin state=write_instr。 end … … 東北大學(xué)東軟信息學(xué)院畢業(yè)設(shè)計（論文） 第 5章 系統(tǒng)實現(xiàn) 20 else if(datat==10) //設(shè)置 DDRam中的字體顯示位置 begin d