【正文】 編程時(shí)，思路中要有相應(yīng)的電路概念，然后按照相應(yīng)的電路編寫程序，這樣的程序系統(tǒng)易于綜合、優(yōu)化，最后綜合的電路結(jié)果也比較理想。其次，認(rèn)真地學(xué)習(xí)了FPGA的開發(fā)軟件的功能特點(diǎn)和具體的操作使用方法。圖413 Bus Plot輸出信號(hào)波形 System Generator與Simulink的仿真建模本設(shè)計(jì)將結(jié)合Matlab/Simulink和Xilinx Generator進(jìn)行模型設(shè)計(jì)，其模型設(shè)計(jì)流程如圖511所示。得到的網(wǎng)表連接提示界面如圖48所示。 配置FPGA器件選用JTAG模式，對(duì)FPGA器件進(jìn)行配置。 always (posedge clk)begin xn_re=xn_re+1。③Radix2 Burst I/O,基2突發(fā)模式，提供了load/unload處理過程。另外，如果上變頻調(diào)制的輸入既有I又有Q通道的話，則不僅可以傳實(shí)部(I通道)，還可以傳虛部(Q通道)。OFDM調(diào)制的輸出信號(hào)可寫作: X(t) = (41)對(duì)其以Δt=Ts進(jìn)行采樣，得到 X(mTs)= (42)其中m=0，1，2，……，N1。因?yàn)檩d波間的正交性，積分運(yùn)算只對(duì)位于fn處的同相子載波有非零結(jié)果，從而提取出有用的數(shù)據(jù)a[n]。標(biāo)準(zhǔn)擴(kuò)展總線,支持VDEC1視頻子板，LCD液晶顯示，AD/DA子板等各種子板。Xilinx VirtexII Pro開發(fā)系統(tǒng)（XUPV2P） ①主處理器：XC2VP30 FPGA，有30,816邏輯單元,136個(gè)18位的乘法器，　2,448Kbit的Block RAM和兩個(gè)Power PC。③硬件協(xié)同仿真提供了創(chuàng)建“FPGA在環(huán)路（FPGAintheloop）”仿真對(duì)象的代碼生成功能，可加速用戶的硬件驗(yàn)證工作并加速其在Simulink與Matlab中的仿真。[11]其作用如圖43所示。②ILA核ILA核提供觸發(fā)和跟蹤功能，根據(jù)用戶設(shè)置的觸發(fā)條件捕獲數(shù)據(jù)，然后在ICON的控制下，通過邊界掃描口將數(shù)據(jù)上傳到PC上，最后在Analyzer中顯示信號(hào)波形。ISE還集成了許多輔助設(shè)計(jì)工具，主要有PROM配置文件分割器(PROM File Formatter)、iMPACT配置器、在線邏輯分析儀(Chip Scope Pro)等等。在圖形輸入時(shí)可以使用ECS的輔助項(xiàng)幫助設(shè)計(jì)原理圖。ISE的主要特點(diǎn)如下：①ISE是一個(gè)集成環(huán)境，可以完成整個(gè)FPGA開發(fā)過程。有關(guān)工藝參數(shù)的描述可以通過Verilog HDL提供的屬性包括進(jìn)去，然后利用不同廠家的布局布線工具，在不同工藝的芯片上時(shí)序。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。目前，這種高層次(highloveldesign)的方法已被廣泛采用。 FPGA開發(fā)流程一般FPGA的開發(fā)大體有如下幾個(gè)步驟：設(shè)計(jì)輸入、功能仿真、代碼綜合、實(shí)現(xiàn)和下載[8]，如圖24所示。分布于LCA的四周的輸入輸出模塊，可以靈活編程，實(shí)現(xiàn)其不同的邏輯功能，滿足于同邏輯接口的需要，是Xilinx FPGA的又一大特征。即通過對(duì)分布的SRAM的不同的加電配置，來決定各個(gè)部分的邏輯定義，允許LCA靠簡單的加載新的數(shù)據(jù)進(jìn)行配置SRAM單元，從而實(shí)現(xiàn)芯片的新的邏輯配置。其一，較多的獨(dú)立的輸人/輸出以及靈活、對(duì)稱的結(jié)構(gòu)。 FPGA的結(jié)構(gòu)特征FPGA器件從結(jié)構(gòu)上而言，其核心部分是邏輯單元陣列(LCA，Logic Cell Array)，LCA是由內(nèi)部邏輯塊矩陣及周圍的輸人/輸出模塊IOB(Input/Output Block)組成，而其內(nèi)部連線—可編程內(nèi)部互連資源PI(Programmable Interconnection)則占據(jù)邏輯塊的行列之間，以及邏輯塊與I/O塊之間的通道。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。EDA能蓬勃發(fā)展的關(guān)鍵技術(shù)之一就是采用了硬件描述語言(HDL)描述電路系統(tǒng)，這也是計(jì)算機(jī)應(yīng)用的一次重大突破，硬件描述語言的出現(xiàn)使電子系統(tǒng)的設(shè)計(jì)可以象編C程序一樣簡單易學(xué)，從而讓軟件工程人員很容易了解硬件的設(shè)計(jì)。MIMO技術(shù)是具有極高頻譜利用率的技術(shù)，在VBLAST算法下，理想情況下可以達(dá)到20~40bit/s/Hz，這是目前任何一種技術(shù)所達(dá)不到的。廣播HDRadio使用的是OFDM。 OFDM的應(yīng)用與發(fā)展OFDM在蜂窩移動(dòng)通信中的應(yīng)用始于20世紀(jì)80年代中期，從1993年開始興起了OFDM與CDMA相結(jié)合的研究:歐洲已把OFDM作為發(fā)展地面數(shù)字電視的基礎(chǔ)舊本也將它用于發(fā)展便攜式電視和安裝在旅游車、出租車上的車載電視。由于OFDM系統(tǒng)的頻帶內(nèi)存在零點(diǎn)，所以，數(shù)據(jù)被并行分配在互不相關(guān)的子頻帶上發(fā)送時(shí)，可將時(shí)間分集與頻率分集結(jié)合起來，提高系統(tǒng)傳輸?shù)目煽啃?。OFDM系統(tǒng)中，把高速串行的數(shù)據(jù)流通過串/并轉(zhuǎn)換器變?yōu)椴⑿械退俚淖訑?shù)據(jù)流，使得每個(gè)子載波上數(shù)據(jù)符號(hào)的持續(xù)周期相對(duì)增加，從而有效地減小無線信道時(shí)間彌散所帶來的ISI。OFDM是一種子載波頻譜相互混疊的MCM，因此它除了具有上述MCM的優(yōu)勢(shì)外，還具有更高的頻譜利用率。 OFDM技術(shù) MCM概述多徑衰落是影響移動(dòng)通信系統(tǒng)的主要問題。另外，目前正在標(biāo)準(zhǔn)化的3GPP LTE（長期演進(jìn)）和3GPP2 AIE（空中接口演進(jìn)）技術(shù)也很可能選用OFDM及其改進(jìn)型（下行OFDM、上行DFTSOFDM）作為基本多址技術(shù)。第四代移動(dòng)通信以正交頻分復(fù)用(Orthogonal Frequeney Division Mutiplexing， OFDM)為核心技術(shù)。本文重點(diǎn)驗(yàn)證OFDM調(diào)制解調(diào)系統(tǒng)在FPGA上的仿真實(shí)現(xiàn)。第16周（6月1日—6月7日）申請(qǐng)答辯。本文還將重點(diǎn)探索FPGA的應(yīng)用，作為參考設(shè)計(jì)，選用Xilinx System Generator在Matlab/Simulink環(huán)境下對(duì)OFDM系統(tǒng)進(jìn)行建模，并生成相應(yīng)的工程，再調(diào)用ISE相應(yīng)的組件進(jìn)行仿真、綜合、實(shí)現(xiàn)，并完成芯片的配置。2基本內(nèi)容和技術(shù)方案①基本內(nèi)容本設(shè)計(jì)主要完成OFDM系統(tǒng)的關(guān)鍵FFT/IFFT模塊的實(shí)現(xiàn)，如圖1所示。，可以根據(jù)特定載波的信噪比動(dòng)態(tài)地分配每個(gè)子載波的數(shù)據(jù)速率，從而顯著地提高系統(tǒng)容量。對(duì)于窄帶CDMA來說，其主要問題在于擴(kuò)頻增益與高速數(shù)據(jù)流之間的矛盾。5．完成畢業(yè)設(shè)計(jì)周記。這些特性使得FPGA可以高性能地實(shí)現(xiàn)OFDM通信系統(tǒng)的收發(fā)模塊功能。隨著用戶對(duì)實(shí)習(xí)多媒體業(yè)務(wù)和高速移動(dòng)業(yè)務(wù)需求的迅速增加，OFDM技術(shù)以其頻譜效率高，抗多徑衰落能力強(qiáng)，抗窄帶干擾性能好的特點(diǎn)，得到了廣泛的應(yīng)用：近幾年來， OFDM技術(shù)已經(jīng)取代單載波擴(kuò)頻技術(shù)（如CDMA），成為主流的基本發(fā)送技術(shù)。武漢理工大學(xué)學(xué)士學(xué)位論文 畢業(yè)設(shè)計(jì)（論文）基于FPGA的OFDM仿真設(shè)計(jì)學(xué)院（系）： 信息工程學(xué)院 專業(yè)班級(jí)： 通信工程0502班學(xué)生姓名： 指導(dǎo)教師： 學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。較早采用OFDM技術(shù)的包括DAB（數(shù)字廣播）和DVB（數(shù)字電視）。ISE是集成綜合環(huán)境的簡稱，它是Xilinx FPGA的綜合性集成設(shè)計(jì)平臺(tái)，該平臺(tái)集成了從設(shè)計(jì)輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、芯片下載與配置、功率分析等幾乎所有設(shè)計(jì)流程所需工具。必讀參考資料：[1] 田耘，徐文波，張延偉等，無線通信FPGA設(shè)計(jì)，北京：電子工業(yè)出版社，.[2] 王文博，鄭侃，寬帶無線通信OFDM技術(shù)，北京：機(jī)械工業(yè)出版社，2005.[3] 卞荔，朱琦，基于IEEE OFDM系統(tǒng)的FPGA設(shè)計(jì),南京郵電大學(xué)學(xué)報(bào)（自然科學(xué)版），2008，28（4）：7581.[4] 仇潤鶴, 劉錦高, 劉佳，基于FPGA 的OFDM 系統(tǒng)設(shè)計(jì)與 實(shí)現(xiàn)，電子技術(shù)應(yīng)用，2007 年第6 期：9194.[5] Joaquin Garcia，Rene Cumplido，On the design of an FPGABased OFDM modulatorfor IEEE ,.[6] 薛小剛，葛毅敏，Xilinx ISE FPGA/CPLD設(shè)計(jì)指南，人民郵電出版社，2007.武漢理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）開題報(bào)告1 目的及意義隨著用戶對(duì)各種實(shí)時(shí)多媒體業(yè)務(wù)需求的增加和互聯(lián)網(wǎng)技術(shù)的迅猛發(fā)展，在下一代的無線通信系統(tǒng)中（4G）必須采用頻譜利用率更高、抗多徑干擾能力更強(qiáng)的新型傳輸技術(shù)。在保證相同帶寬的前提下，所使用的擴(kuò)頻增益就不能太高，這樣就大大限制了CDMA系統(tǒng)抵抗噪聲的優(yōu)點(diǎn)，從而使得系統(tǒng)的軟容量受到一定的影響，如果保持原來的擴(kuò)頻增益，則必須要相應(yīng)地提高帶寬。，使系統(tǒng)結(jié)構(gòu)簡化，計(jì)算簡便。圖1 OFDM系統(tǒng)基本模型OFDM符號(hào)結(jié)構(gòu)：256點(diǎn)FFT/IFFT（考慮添加1/4保護(hù)間隔）。圖4可反應(yīng)System Generator的作用。第17周（6月8日—6月14日）論文答辯。第一章緒論首先給出本設(shè)計(jì)的研究背景及意義，然后對(duì)OFDM技術(shù)，其優(yōu)缺點(diǎn)，應(yīng)用與發(fā)展進(jìn)行描述，并提出論文的研究內(nèi)容和結(jié)構(gòu)安排。較之第三代移動(dòng)通信系統(tǒng)，采用多種新技術(shù)的ODFM具有更高的頻譜利用率和良好的抗多徑干擾能力，它不僅僅可以增加系統(tǒng)容量，更重要的是它能更好地滿足多媒體通信要求，將包括語音、數(shù)據(jù)、影像等大量信息的多媒體業(yè)務(wù)通過寬頻信道高品質(zhì)地傳送出去。連近距離通信UWB技術(shù)的兩個(gè)備選方案之一也采用了MB（多載波）OFDM。由于多徑傳播，會(huì)造成信道的時(shí)間彌散性效應(yīng)。OFDM選擇時(shí)域相互正交的子載波集，它們雖然在頻域相互混疊，卻仍能夠在接收端被分離出來。同時(shí)，在數(shù)據(jù)間插入的循環(huán)前綴也有效地減低了ICI。任何一種技術(shù)都不可能是十全十美的，OFDM技術(shù)也不例外。OFDM也應(yīng)用于有線環(huán)境的各種高速PSTN接入以抗脈沖干擾、防止串話，如ADSL，RDSL，VDSL等，當(dāng)OFDM應(yīng)用于有線時(shí)，通常被稱為DMT，即離散多音頻。所有用于手機(jī)的移動(dòng)電視技術(shù)(MediaFLO、DVBH等)都是基于編碼OFDM技術(shù)的。另外在各類無線通信系統(tǒng)中，ISI(符號(hào)間干擾)一直是影響通信質(zhì)量的重要因素。對(duì)于FPGA開發(fā)而言，比較流行的HDL主要有Verilog HDL、VHDL、ABEL—HDL和AHDL等，其中VHDL和Verilog HDL因適合標(biāo)準(zhǔn)化的發(fā)展方向而最終成為IEEE標(biāo)準(zhǔn)。自1985年Xilinx公司推出第一片現(xiàn)場可編程邏輯器件(FPGA)至今，F(xiàn)PGA已經(jīng)歷了十幾年的發(fā)展歷史。LCA的可編程邏輯塊CLB(Configurable Logic Block)和IOB的功能及其互連，是由存儲(chǔ)器(如PROM,EPROM等)中的配置程序來控制的。使得CLB組合邏輯能力很強(qiáng)，邏輯設(shè)計(jì)非常靈活。也就是說，加載不同的配置數(shù)據(jù)，芯片可以不斷更新且反復(fù)使用。 輸入/輸出模塊IOB用戶可編程的IOB為芯片外部引腳和內(nèi)部邏輯提供了一個(gè)界面，每個(gè)IOB控制一個(gè)外部引腳，并將引腳定義為輸入、輸出或雙向傳輸三種功能，基本結(jié)構(gòu)如圖23所示。圖24 FPGA開發(fā)流程其中最重要的顯然是設(shè)計(jì)部分，因?yàn)楫a(chǎn)品的功能就是在設(shè)計(jì)上體現(xiàn)出來的。據(jù)統(tǒng)計(jì)，目前在美國硅谷約有90%以上的ASIC和FPGA采用硬件描述語言進(jìn)行設(shè)計(jì)。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。但是，Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來說已經(jīng)足夠。采用Verilog HDL輸入法最大的優(yōu)點(diǎn)時(shí)其與工藝無關(guān)性。ISE集成了許多著名的FPGA設(shè)計(jì)工具，根據(jù)設(shè)計(jì)流程合理應(yīng)用這些工具，會(huì)使工程師的設(shè)計(jì)工作事半功倍。另外，ISE的Core Generator工具可以方便地生成IP Core(IP核)與高效模塊為用戶所用，大大減少了設(shè)計(jì)者的工作量，提高了設(shè)計(jì)效率與質(zhì)量。其中在線邏輯分析儀是Xilinx與Agilent合作開發(fā)的針對(duì)Xilinx Virtex/Spartan系列FPGA的在線片內(nèi)信號(hào)分析工具，它的主要功能是通過JTAG口，在線、實(shí)時(shí)地讀出FPGA的內(nèi)部信號(hào)。由于ILA核和被監(jiān)控設(shè)計(jì)是同步的，因此設(shè)計(jì)中的所有時(shí)鐘約束會(huì)被添加到相應(yīng)的ILA。圖33 System Generator的作用System Generator在Matlab/Simulink環(huán)境下對(duì)算法以及系統(tǒng)進(jìn)行建模，并生成相應(yīng)的工程，再調(diào)用ISE相應(yīng)的組件進(jìn)行仿真、綜合、實(shí)現(xiàn)，并完成芯片的配置。目前，System Generator支持以太網(wǎng)（10/100/1000Mbit/s速率），Xilinx Parallel Cable IV，USB Cable的JTAG及硬件平臺(tái)與Simulink之間的通信。②DDR SDRAM DIMM：接收2Gbytes RAM。⑨可以構(gòu)成SEEDDTK教學(xué)實(shí)驗(yàn)箱（豐富教學(xué)實(shí)驗(yàn)，實(shí)驗(yàn)指導(dǎo)書，子板選配）。同樣的道理可以從各正交支路恢復(fù)出b[n]。將這些分量在Δt的時(shí)間內(nèi)進(jìn)行低通濾波，即進(jìn)行D/A變換，則又可以恢復(fù)為原來的模擬信號(hào)X（t）。由于將a(n)改為a(n)或?qū)(n)改為b(n)不影響信息的攜帶，又由于OFDM作為MCM的一種被視為一種頻域技術(shù)，則圖31所示的虛線框內(nèi)部分，也可用IDFT來實(shí)現(xiàn)。④Radix2 Lite Burst I/O,基2低耗模式，使用較少的邏輯資源，同時(shí)也是load/unload處理過程[12]。 xn_im=xn_im+1。JTAG模式不需要額外的掉電非易失存儲(chǔ)器，因此通過其配置的比特文件在FPGA斷電后即消失，每次上電后都需要重新配置。圖48 網(wǎng)表連接提示界面 信號(hào)分析ChipSc