【正文】 AB,因?yàn)橐a(chǎn)生正弦和余弦信號(hào)，用MATLAB來生成比較簡(jiǎn)單，在產(chǎn)生的一路正弦信號(hào)當(dāng)中包括512的等間距的點(diǎn)，如果我取512來產(chǎn)生正弦信號(hào)，工作量比較大，為了合適，我在其中等間距的抽取9個(gè)點(diǎn)來產(chǎn)生信號(hào)。在取完值之后產(chǎn)生的正弦信號(hào)并不是太理想，突然間想到在512點(diǎn)當(dāng)中取的是9個(gè)點(diǎn)，可能存在一定的問題，9個(gè)點(diǎn)需要9位，我按照一般的原則取的是【8:0】這9位，在詢問老師之后才了解，因?yàn)樵贔PGA中我們經(jīng)常使用的是32位，為了實(shí)現(xiàn)累加進(jìn)位的方便，我取【31：:23】高9位，把a(bǔ)ddress(accum1[8:0])改為address(accum1[31:23])，再次觀察波形就比較正常，最后再把等到的采樣信號(hào)輸出，此時(shí)用到了最簡(jiǎn)單的語句cos = b_q ? cos1 : cos1和sin = b_q ? sin1 : sin1，根據(jù)b_q信號(hào)的高低位判斷，為1的時(shí)候不做變化，為0的時(shí)候翻轉(zhuǎn)信號(hào) 。輸入程序后編譯成功。設(shè)計(jì)本來就是對(duì)輸入信號(hào)的調(diào)制，載波調(diào)制相加模塊主要是將原始信號(hào)差分出去的2路信號(hào)經(jīng)過加權(quán)后相加到一起，組成一個(gè)新的信號(hào)。在經(jīng)過信號(hào)加權(quán)之后，這里就用到了ROM核文件以及乘法器。剛開始，對(duì)題目沒有分析清楚，在編寫該模塊時(shí)遇到了困難，經(jīng)過查找資料和問老師，知道要用宏模塊。建立宏模塊需要定制LPM_ROM元件。在該設(shè)計(jì)中，LPM_ROM元件只要選擇ROM1PORT和乘法器，在之前的實(shí)驗(yàn)和實(shí)訓(xùn)中我都沒有用到過LPM_ROM元件，所以現(xiàn)在用起來還比較難，ROM創(chuàng)建各種查找表，從而簡(jiǎn)化電路設(shè)計(jì)，提高電路的處理速度和穩(wěn)定性。真正意義上的ROM應(yīng)具有掉電后信息不丟失的特性，因此利用FPGA實(shí)現(xiàn)的ROM只能認(rèn)為器件處于用戶狀態(tài)時(shí)ROM具備的功能，在建立ROM的時(shí)候，選擇比特那里，因?yàn)橹皼]有用到過就選擇了8，為了精確和保險(xiǎn)起見，查閱了資料才知道，對(duì)于ROM是要選擇1512，而乘法器是要選擇112。按照資料上的步驟建好了宏模塊，再編譯就成功了。 頂層模塊傳統(tǒng)的電子設(shè)計(jì)技術(shù)通常是自底向上的，即首先確定構(gòu)成系統(tǒng)的最底層的電路模塊或元件的結(jié)構(gòu)和功能，然后根據(jù)主系統(tǒng)的功能要求，將它們組合成更大的功能模塊，使它們的結(jié)構(gòu)和功能滿足高層系統(tǒng)的要求。在FPGA設(shè)計(jì)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各級(jí)設(shè)計(jì)環(huán)節(jié)逐步求精的過程。在該FPGA的設(shè)計(jì)，是一種自頂向下的設(shè)計(jì)方法。所以必須有一個(gè)頂層模塊來把各個(gè)模塊聯(lián)系起來，用到了最基本的例化語句，元件例化語句由兩部分組成，第一部分是將一個(gè)現(xiàn)成的設(shè)計(jì)實(shí)體定義為一個(gè)元件，語句的功能是對(duì)待調(diào)用的元件做出的調(diào)用聲明。這一部分可以稱為是元件定義語句，相當(dāng)于對(duì)一個(gè)現(xiàn)成的設(shè)計(jì)實(shí)體進(jìn)行封裝，使其只留出對(duì)外的接口界面。第二部分則是此元件與當(dāng)前設(shè)計(jì)實(shí)體中元件間及端口的連接說明。該模塊就是把差分模塊、加權(quán)模塊、載波調(diào)制相加模塊進(jìn)行一個(gè)整合。因?yàn)樵谄渌?個(gè)模塊中都有自己的輸入輸出口，定義自己的信號(hào)，在使用FPGA時(shí)鐘方面也有比較特殊的講究，因?yàn)槭窃谝粋€(gè)大環(huán)境下，所用時(shí)鐘就要統(tǒng)一，根據(jù)時(shí)鐘再轉(zhuǎn)換成頻率字，按照遞進(jìn)關(guān)系（差分、加權(quán)、調(diào)制相加）分別做好各自的模塊信息，三個(gè)模塊都一起編譯成功之后，實(shí)例化三個(gè)模塊，使其成為頂層模塊的一個(gè)元件，在頂層模塊中也用到了累加器，主要是產(chǎn)生1M和2M信號(hào)，因?yàn)橛玫降氖?00M的輸入信號(hào)，我就按照常理，取累加50為1M,累加25為2M，在編寫好程序之后編譯，發(fā)現(xiàn)不成功，顯示是3個(gè)例化的模塊不能成為頂層的元件，在查閱實(shí)例化的相關(guān)資料才知道，在引用實(shí)例化的時(shí)候要把模塊的輸入輸出都寫清楚，不然的話找不到相應(yīng)的語句來實(shí)現(xiàn)，在完善實(shí)例化的語句之后再編譯，通過了。再仿真波形，發(fā)現(xiàn)波形不對(duì)，相位挪位了，回頭檢查用100M來生成1M和2M信號(hào)的語句，語句是沒有錯(cuò)，經(jīng)過跟同學(xué)分析發(fā)現(xiàn)，累加器的累加次數(shù)不對(duì)，生成1M的時(shí)候，我們應(yīng)該累加49次就可以，多加的一次就把信號(hào)相位偏移了，修改相關(guān)數(shù)據(jù)之后，編譯通過。在一般的設(shè)計(jì)當(dāng)中，設(shè)計(jì)層次比較多，在實(shí)現(xiàn)的過程中比較麻煩，主要是輸入輸出口比較多，之前總是因?yàn)椴黄ヅ涠鴽]有成功，所以我們要用到RTL電路圖，是在各個(gè)模塊都成功的情況下，首先各自生成模塊圖，利用FPGA自帶的軟件把模塊都連接起來，在畫了RTL電路圖之后就好多了，RTL電路圖反應(yīng)了多模塊的連接形式。最終能夠?qū)崿F(xiàn)功能。 硬件調(diào)試對(duì)于FPGA的內(nèi)部邏輯測(cè)試是應(yīng)用設(shè)計(jì)可靠性的重要保證。由于設(shè)計(jì)的復(fù)雜性，內(nèi)部邏輯測(cè)試面臨越來越多的問題。設(shè)計(jì)者通常不可能考慮周全，這就需要在設(shè)計(jì)時(shí)加入用于測(cè)試的部分邏輯，即進(jìn)行可測(cè)性設(shè)計(jì)（Design For Test,DFT），在設(shè)計(jì)完成后用來測(cè)試關(guān)鍵邏輯。在差分和加權(quán)模塊中都用到了邏輯器件，多以對(duì)這些邏輯器件的測(cè)試還是很有必要的，只有通過測(cè)試的才能保證底層的準(zhǔn)確。該設(shè)計(jì)的最后輸出是波形，最原始的是用示波器來顯示，主要是將生成的數(shù)字信號(hào)通過D/A模塊轉(zhuǎn)化成模擬信號(hào)，硬件的調(diào)試是在軟件調(diào)試的基礎(chǔ)之上來進(jìn)行的，因?yàn)樗玫拈_發(fā)板上面沒有D/A模塊，無法用示波器來顯示，所以改用邏輯分析儀采集數(shù)據(jù)來顯示。我用的是QuartusⅡ軟件編的程序，所以用Altera公司的FPGA 開發(fā)板。用到了QuartusⅡ中SignalTapⅡ。連接好開發(fā)板自后，下載程序到板子，各項(xiàng)模塊編譯成功，打開SignalTapⅡ編輯窗口、調(diào)入待測(cè)信號(hào)、SignalTapⅡ參數(shù)設(shè)置、文件存盤、編譯下載、啟動(dòng)SignalTapⅡ進(jìn)行采樣，觀察1個(gè)信號(hào)，結(jié)果正確，若再加一路觀察信號(hào)，則時(shí)序中有錯(cuò)誤。好像是signaltapⅡ?qū)υ瓉淼倪壿嬙斐闪擞绊?，又或者是signaltapⅡ采樣出來并傳上電腦來的數(shù)據(jù)出錯(cuò)。SignaltapⅡ的原理是在設(shè)計(jì)的網(wǎng)表中插入觸發(fā)邏輯和存儲(chǔ)邏輯以及用于和PC機(jī)通訊的虛擬JTAG鏈路實(shí)現(xiàn)嵌入式邏輯分析儀功能的。這一插入過程是由QUARTUS軟件完成的，對(duì)用戶是不可見的。由于用戶無法控制和約束這一過程，加入signaltapⅡ后的電路功能與用戶設(shè)計(jì)初衷相違背也是可能的。被觀察的信號(hào)扇出變大，造成設(shè)計(jì)的時(shí)序余量發(fā)生變化。實(shí)現(xiàn)觸發(fā)邏輯需要在信號(hào)路徑上加入觸發(fā)器和組合邏輯，這樣一來必然造成被觀察信號(hào)的扇出變大，信號(hào)的輸出延時(shí)增大。如果被觀察信號(hào)的時(shí)序很緊張的話，加大信號(hào)的延時(shí)可能使時(shí)序關(guān)系變好，也可能惡化其時(shí)序。由于“搶占”的存在，造成設(shè)計(jì)的時(shí)序余量發(fā)生變化。由于觸發(fā)邏輯和存儲(chǔ)邏輯的加入，F(xiàn)PGA的資源要重新分配。原設(shè)計(jì)在FPGA內(nèi)的布局位置和布線資源會(huì)發(fā)生變化，時(shí)序也會(huì)受到影響。往往加入signaltapⅡ后，布局布線后的時(shí)序分析結(jié)果會(huì)比原來差。 我解決上述矛盾的方法是盡可能少地添加被觀察信號(hào)。我常用的幾個(gè)方法是：在每次重新編譯之前，對(duì)信號(hào)的保留做一個(gè)評(píng)估，如果被觀察信號(hào)被證明與要查找的問題無關(guān)，就刪除這個(gè)信號(hào)。在每次編譯成功之后，要查看編譯報(bào)告，如果系統(tǒng)的邏輯資源利用比例在95%以上，就要考慮去除一些被觀察信號(hào)或去除幾個(gè)觸發(fā)級(jí)別，或者減小采樣深度。如果有必要的話，把僅需要作為觸發(fā)條件的信號(hào)的采樣使能關(guān)閉也能顯著減少邏輯資源的占用。系統(tǒng)存儲(chǔ)資源的占用比例也要考慮在內(nèi)，不可占用太多。與此相關(guān)的選項(xiàng)是采樣深度、信號(hào)個(gè)數(shù)、信號(hào)的采樣使能是否關(guān)閉。編譯成功后，要查看時(shí)序分析報(bào)告。如果系統(tǒng)時(shí)序下降很大或者被觀察信號(hào)的時(shí)序不能滿足，要考慮采用上面的方法減少對(duì)邏輯資源的占用。另外，采樣時(shí)鐘的選擇對(duì)系統(tǒng)的整體時(shí)序影響也很大。選取的原則是：盡可能從設(shè)計(jì)的頂層選擇信號(hào)作為采樣時(shí)鐘，而不是隨便把哪個(gè)module的輸入時(shí)鐘作為采樣時(shí)鐘，以利于QUARTUS優(yōu)化全局時(shí)鐘資源的利用。在保證觀察精度的前提下，選擇較低頻率的時(shí)鐘。采樣時(shí)鐘本質(zhì)上是觸發(fā)條件之一（最基本的觸發(fā)條件），如果恰當(dāng)?shù)倪x取非時(shí)鐘信號(hào)（沒有確定頻率的信號(hào)）作為采樣時(shí)鐘，可以起到事半功倍的效果。 數(shù)字信號(hào)：signaltapⅡ檢測(cè)信號(hào):7 總結(jié)根據(jù)收集來的資料，進(jìn)行本設(shè)計(jì)要用到verilog寫程序，對(duì)于verilog 我沒有接觸過，以前的課程設(shè)計(jì)用的都是VHDL，于是我在網(wǎng)上下載了一些視頻教程學(xué)習(xí)。在熟悉了verilog的語法之后就開始了設(shè)計(jì)。本設(shè)計(jì)主要是調(diào)制，就是加載一個(gè)新的頻率進(jìn)去。把余弦信號(hào)分解cos(a+b)=cosacosbsinasinb,倒推過去就是要有兩路信號(hào)，而兩路信號(hào)就是由一路輸入信號(hào)差分而來，這就是基本思想。在整體設(shè)計(jì)的時(shí)候要有一定的思路，設(shè)計(jì)必須文檔化，要將設(shè)計(jì)思路，詳細(xì)實(shí)現(xiàn)等寫入文檔，然后經(jīng)過嚴(yán)格評(píng)審?fù)ㄟ^，后才能進(jìn)行下一步的工作。這樣做乍看起來很花時(shí)間，但是從整個(gè)項(xiàng)目過程來看絕對(duì)要比一上來就寫代碼要節(jié)約時(shí)間，且這種做法可以使項(xiàng)目處于可控、可實(shí)現(xiàn)狀態(tài)。端口信號(hào)排列要統(tǒng)一，一個(gè)信號(hào)只占一行，最好按從哪個(gè)模塊來到哪個(gè)模塊去的關(guān)系排列。信號(hào)的命名要清晰、明了，有明確含義，同時(shí)使用完整的單詞或大家基本可以理解的縮寫，避免使人產(chǎn)生誤解。一個(gè)模塊盡量只用一個(gè)時(shí)鐘，這里的一個(gè)模塊是指一個(gè)module 。在多時(shí)鐘域的設(shè)計(jì)中涉及到跨時(shí)鐘的設(shè)計(jì)最好有專門一個(gè)模塊做時(shí)鐘的隔離。這樣做可以讓綜合器綜合出更優(yōu)的結(jié)果。盡量在底層模塊上做邏輯，在高層盡量做例化，頂層模塊只到做例化。一般來說，進(jìn)入FPGA的信號(hào)必須先同步，所有模塊的輸出都要寄存器化，以提高工作頻率，這對(duì)設(shè)計(jì)做到時(shí)序收斂也是極有好處的。在調(diào)試FPGA硬件電路時(shí)要遵循一定的原則和技巧，才能減少調(diào)試時(shí)間，避免誤操作損壞電路。首先在焊接硬件電路時(shí)，只焊接電源部分。使用萬用表進(jìn)行測(cè)試，排除電源短路等情況后，上電測(cè)量電壓是否正確。然后焊接FPGA及相關(guān)的下載電路。再次測(cè)量電源地之間是否有短路現(xiàn)象，上電測(cè)試電壓是否正確，然后將手排除靜電后觸摸FPGA有無發(fā)燙現(xiàn)象。如果此時(shí)出現(xiàn)短路，一般是去耦電容短路造成，所以在焊接時(shí)一般先不焊去耦電容。FPGA的管腳粘連也可能造成短路，這時(shí)需要對(duì)比電路圖和焊接仔細(xì)查找有無管腳粘連。如果出現(xiàn)電壓值錯(cuò)誤，一般是電源芯片的外圍調(diào)壓電阻焊錯(cuò)，或者電源的承載力不夠造成的。若是后者，則需要選用負(fù)載能力更強(qiáng)的電源模塊進(jìn)行替換。如果FPGA的I/O管腳與電源管腳粘連，也可能出現(xiàn)電壓值錯(cuò)誤的現(xiàn)象。如果出現(xiàn)FPGA發(fā)燙，一般是出現(xiàn)總線沖突的現(xiàn)象。這種情況下需要仔細(xì)檢查外圍總線是否出現(xiàn)競(jìng)爭(zhēng)問題。特別是多片存儲(chǔ)器共用總線時(shí)候。以上步驟均通過后，將電路板上電運(yùn)行。然后把下載電纜接到JTAG接口上，在主機(jī)中運(yùn)行Quartus II軟件，并打開Programmer編程器，單擊其中的“Auto Detect”按鈕進(jìn)行FPGA下載鏈路自動(dòng)檢測(cè)。若能正確檢測(cè)到FPGA，說明配置電路是正確連接的。焊接時(shí)鐘電路、復(fù)位電路及數(shù)碼管電路，并向FPGA下載一個(gè)數(shù)碼管跑馬燈程序。若程序能夠正確運(yùn)行，說明FPGA已經(jīng)可以正常工作了。最后焊接所有其他電路，并進(jìn)行整體功能測(cè)試參考文獻(xiàn)［1］ 張輝，曹麗娜．現(xiàn)代通信原理與技術(shù)．西安：西安電子科技大學(xué)出版社，2003．［2］ 陳如明．信號(hào)系統(tǒng)與高速無線數(shù)字傳輸．科學(xué)出版社，2000，1．［3］ Theodore ，蔡濤譯．無線通信原理與應(yīng)用．電子工業(yè)出版社，1999，11［4］ 鄭智勤．Simulink電子通信仿真與應(yīng)用．北京：國防工業(yè)出版社，2002．［5］ 彭偉軍，宋文濤，羅漢文．GMSK在跳頻通信中的應(yīng)用及其性能分析．通信學(xué)報(bào)，P4147，［6］ 2000，11．鄭繼禹，萬心平，張厥盛．鎖相環(huán)路原理與應(yīng)用．北京：人民郵電出版社，1984．［7］ 萬福。 . 通信與廣播電視, 2003 .［8］ . 南通職業(yè)大學(xué)學(xué)報(bào), 2010 .［9］ 汪敏。. 通信技術(shù), 2011. ［10］ 熊文彬。 . 液晶與顯示, 2011 .［11］ 陳淑融。. 電子測(cè)試, 2010 .［12］ 楊力生。. 中國新通信, 2010 .［13］ 陳亮。. 微計(jì)算機(jī)信息 ,2007 .［14］ 黃玉琴。. 黑龍江科技學(xué)院學(xué)報(bào) ,2008 .［15］ 婁莉。GMSK數(shù)字調(diào)制的仿真與分析. 現(xiàn)代電子技術(shù), 2004 .［16］ 曹志剛，錢亞生．現(xiàn)代通信原理．北京：清華大學(xué)出版社，2002．［17］ Rodger and Carl ．Minimumshift keyed modem implementations for high data rates．IEEE Communications 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