【導(dǎo)讀】的SVPWM算法的具體算法以及軟件設(shè)計(jì)。文中使用VerilogHDL編寫FPGA程序，采用語句。和圖形編輯相結(jié)合的方式進(jìn)行編程以達(dá)到程序結(jié)構(gòu)清晰的目的。過了ModelsimAltera進(jìn)行仿真，給出了其相關(guān)的仿真波形圖以說明其無誤。出信號(hào)的示波器波形圖和借助硬件電路驅(qū)動(dòng)一臺(tái)三相交流電機(jī)以說明其算法實(shí)現(xiàn)的準(zhǔn)確性。

　　

【正文】 end 當(dāng)導(dǎo)通的時(shí)間超過了范圍則進(jìn)行按比例縮減， 直到滿足要求，其中 Tpwm 為調(diào)制周期 100us，使用的時(shí)鐘頻率是 50MHZ 所以計(jì)數(shù) 5000 次就是 100us。 如 下 圖，輸入坐標(biāo)變換后的 Ualfa、 Ubeta 的值，求解出中間變量 X、 Y、 Z三個(gè)與導(dǎo)通時(shí)間相關(guān)的中間變量，同樣 X、 Y、 Z與輸入同頻的正弦波并且幅值變小。 圖 X、 Y、 Z仿真圖 28 圖 T T2仿真圖 在每個(gè)扇區(qū) 當(dāng)中，參考矢量由相鄰兩個(gè)開關(guān)矢量合成，隨著參考矢量的轉(zhuǎn)動(dòng)，逐漸遠(yuǎn)離參考矢量的開關(guān)矢量的導(dǎo)通時(shí)間將 越來越短，靠近的開關(guān)矢量反之。 時(shí)間 T0 則隨著扇區(qū)周期變化。 圖 T T2按比例縮減仿真圖 當(dāng)計(jì)算出來的時(shí)間超出了限定范圍，則循環(huán)進(jìn)行按比例減少直至滿足要求。 參考矢量位置判斷模塊 圖 扇區(qū)判斷模塊主要程序： case (N_ST1) S0:begin V=1。 if(X==170) N_ST1=S1。 else X=X+1。 end//扇區(qū) Ⅰ S1:begin V=2。 if(X==341) N_ST1=S2。 else X=X+1。 end//扇區(qū) Ⅱ S2:begin V=3。 if(X==511) N_ST1=S3。 else X=X+1。 end//扇區(qū) Ⅲ S3:begin V=4。 if(X==682) N_ST1=S4。 else X=X+1。 end//扇區(qū) Ⅳ S4:begin V=5。 if(X==853) N_ST1=S5。 else X=X+1。 end//扇區(qū) Ⅴ S5:begin V=6。 if(X==1023) N_ST1=S0。 else X=X+1。 end//扇 區(qū) Ⅵ default： N_ST1=N_ST1； endcase 28 ROM_CTR 模塊包含了兩種功能：一種是通過電源頻率值的輸入，將頻率轉(zhuǎn)化為斜坡信號(hào)然后每一個(gè)調(diào)制周期都將控制下一個(gè)模塊運(yùn)作一次，另外一種則是扇區(qū)判斷， 這里使用了計(jì)數(shù)器從 0 計(jì)數(shù)到 1023 這個(gè)過程所使用的時(shí)間來表示一個(gè)周期，而將這個(gè)周期分為 6個(gè)時(shí)間段，即計(jì)數(shù)值 1023 分為 6段來一一對(duì)應(yīng)每一個(gè)扇區(qū) 見程序 ，扇區(qū)分布見圖 。 如圖 ，參考電壓矢量按 Ⅰ — Ⅱ — Ⅲ —Ⅳ — Ⅴ — Ⅵ 這樣的扇區(qū)順序旋轉(zhuǎn)輸出的扇區(qū)號(hào)同樣按這樣的順序呈現(xiàn)周期的階梯信號(hào)。 ⅢⅠⅤⅣ ⅥⅡu3u4u5u6u7u8u2ur e f 圖 圖 PWM 信號(hào) 發(fā)生模塊 圖 PWM信號(hào)發(fā)生模塊 PWM 信號(hào)發(fā)生模塊 輸入 開關(guān) 導(dǎo)通時(shí)間 T T2，并通過參考矢量所在的扇區(qū)號(hào)使用計(jì)數(shù)器的方法 輸出相應(yīng)的 PWM 六路脈沖信號(hào)。 28 圖 PWM信號(hào)仿真圖 仿真六路 PWM 如圖 ，在每一個(gè)調(diào)制周期內(nèi)六個(gè)開關(guān)電路都要導(dǎo)通一段時(shí)間 參與矢量合成 ，并且在 每 一個(gè)調(diào)制周期內(nèi)導(dǎo)通時(shí)間對(duì)稱。 死區(qū)模塊 圖 死區(qū)模塊 在 SVPWM信號(hào)投入實(shí)際運(yùn)用當(dāng)中，逆變器中的開關(guān)電路的開關(guān)器件并不是理想的器件，所以開通和關(guān)斷都會(huì)有一定的延時(shí)，所以必須增加一個(gè)死區(qū)環(huán)節(jié)，以防止器件在導(dǎo)通 后原本應(yīng)該關(guān)斷的器件可靠地關(guān)斷。 圖 死區(qū)模塊仿真圖 如圖 ，死區(qū)模塊的作用是當(dāng)開關(guān)導(dǎo)通的時(shí)候延時(shí)一段時(shí)間再發(fā)出導(dǎo)通信號(hào)，而關(guān)斷的時(shí)候則立即發(fā)出關(guān)斷信號(hào)，以確保開關(guān)電路的可靠工作。 軟件 總 系統(tǒng) 通過將本章所提的所有模塊輸入輸出口連接，得到軟件總圖見附錄 ， 對(duì)整個(gè)程序進(jìn)行仿真得到圖 中的仿真波形，呈現(xiàn)馬鞍波，即我們所需要的波形 。當(dāng)電源 頻率上升到一定的時(shí)候，開關(guān)矢量就無法通過線性組合的方式來合成參考矢量，在程序中的反映是兩個(gè)開關(guān)矢量的持續(xù)時(shí)間之和超出了調(diào)制周期的時(shí)間，那么在這里，當(dāng)它超出了調(diào)制周期的時(shí)間，我們則按比例縮減到時(shí)間的允許范圍內(nèi) 。 圖 。 28 圖 軟件總系統(tǒng)仿真圖 圖 過調(diào)制 波形仿真圖 4 硬件與調(diào)試 本文通過 StormⅢ FPGA 使用的硬件圖片見附錄 4，其中開發(fā)板的核心 FPGA 芯片為 Altera 公司的 EP3C10E144C8 這一款芯片，其邏輯宏單 元 個(gè)數(shù) 10320，內(nèi)存容量 42 萬位左右，完全滿足所編寫程序所需要的硬件條件。 其中 ，將輸出的 PWM 信號(hào)接入 RC 濾波電路后則在不過調(diào)制的情況下，用示波器觀察可呈現(xiàn)出馬鞍波。其中濾波電路要滿足以下公式 [12]： 12RC f?? () 其中電阻與電容的乘積略小即可，本文以 R=20Ω ， C=1μ F 來搭建硬件測(cè)試電路，其示波器 測(cè)得 波形如圖： 28 圖 15HZ波形圖 圖 30HZ波形圖 圖 與 中分別為 15HZ 和 30HZ 時(shí)的輸出波形圖， 電源頻率由 15HZ 變化到 30HZ，其周期越來越短的同時(shí)，幅值也跟著上升，就滿足三相異步電機(jī)的在基頻以下調(diào)速需要保持電壓的有效值與頻率的比值恒定。 圖 過調(diào)制波形圖 見圖 、 ，跟仿真結(jié)果一致，算法的實(shí)現(xiàn) 準(zhǔn)確 。 見附錄 5，這里使用了單片機(jī)給定頻率信號(hào)，頻率輸入到 FPGA 開發(fā)板，經(jīng)過SVPWM 算法運(yùn)算后輸出出六路 PWM 信號(hào)，并且將這六路信號(hào)通過一個(gè)驅(qū)動(dòng)電路，來驅(qū)動(dòng)一臺(tái)小型的三相交流電機(jī)。在驅(qū)動(dòng)三相交流電機(jī)過程當(dāng)中，改變單片機(jī)發(fā)出的給定頻率 值，可調(diào)節(jié)電機(jī)的轉(zhuǎn)速 ，說明了算法實(shí)現(xiàn)的可靠。 28 5 總結(jié)與展望 本文總結(jié)了以 FPGA 作為硬件基礎(chǔ)， Verilog HDL 作為軟件基礎(chǔ)，將 SVPWM的理論運(yùn)算通過軟件編程實(shí)現(xiàn)， 給出了整個(gè)運(yùn)算過程的核心運(yùn)算公式， 并 且通過仿真驗(yàn)證，硬件濾波電路搭建的驗(yàn)證， 使用硬件驅(qū)動(dòng)一臺(tái)三相交流電機(jī)， 說明了整個(gè)設(shè)計(jì)的正確性，將理論上的算法實(shí)現(xiàn)到實(shí)際當(dāng)中去。 但是仍然有 缺點(diǎn) ，比如硬件資源利用率的提高，雖然通過一些編程技巧減少了一部分的硬件資源的使用，但是仍然占用了較多的硬件資源， 所以 應(yīng)該盡量地避開耗費(fèi)硬件資源的編程內(nèi)容，比如判斷 參考電壓矢量所在扇區(qū)，可直接在角度周期變化中包含這一功能，避開了運(yùn)算， 用 FPGA 擅長(zhǎng)的計(jì)數(shù)器來完成功能，能有效地減少了硬件資源的使用 ； 在精確度上，由于 Verilog HDL 當(dāng)中是沒有實(shí)數(shù)數(shù)據(jù)類型， 數(shù)據(jù) 都以整數(shù)來處理，導(dǎo)致精度無法做 得很高 ，在一些高性能要求的場(chǎng)合當(dāng)中， 將無法滿足要求 ，在精度方面有待加強(qiáng) ； 在實(shí)際應(yīng)用當(dāng)中，文中的算法程序只經(jīng)過了簡(jiǎn)單的硬件驗(yàn)證，想要投入到實(shí)際應(yīng)用場(chǎng)合仍然欠缺調(diào)試。所以，在 文中所提及的算法實(shí)現(xiàn)仍然有很大的改進(jìn)空間，在以后的工作當(dāng)中逐漸完善。 28 參考文獻(xiàn) [1]王兆安，劉進(jìn)軍 .電力電子技術(shù) [M].北京：機(jī)械工業(yè)出版社， . [2] 陳伯時(shí) .電力拖動(dòng)自動(dòng)控制系統(tǒng) [M].北京：機(jī)械工業(yè)出版社， . [3] 潘松，黃繼業(yè)，陳龍 .EDA技術(shù)與 Verilog HDL[M].北京：清華大學(xué)出版社， . [4] 康華光，鄒壽彬，秦臻 .電子技術(shù)基礎(chǔ) 數(shù)字部分 [M].北京：高等教育出版社， . [5]易龍強(qiáng)，戴瑜興 .SVPWM 技術(shù)在單相逆變電源中的應(yīng)用 [J].電工技術(shù)學(xué)報(bào)， 2020,(9)：+123. [6]葉文，李膺 .基于 FPGA的優(yōu)化 SVPWM IP 核 [J].微待電機(jī)， 2020（ 1）： +27 [7]俞小露，徐抒巖，曹小濤，胡君 .基于 FPGA 多軸控制的 SVPWM 信號(hào)實(shí)現(xiàn)設(shè)計(jì) [J].控制與應(yīng)用技術(shù)， 2020（ 7）： . [8]姜學(xué)嶺，?？玛?.一種簡(jiǎn)化 SVPWM算法仿真及其 FPGA實(shí)現(xiàn) [J].通信電源技術(shù)， 2020（ 1）：. [9]葉立，張自強(qiáng) .FPGA平臺(tái)實(shí)現(xiàn)最小開關(guān)損耗的 SVPWM算法 [J].單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2020（ 6）： . [10]方斯琛， 李丹，周波，黃佳佳 .新型無扇區(qū)空間矢量脈寬調(diào)制 [J].中國(guó)電機(jī)工程學(xué)報(bào)，2020（ 30）： . [11]唐釀，肖湘寧，陳征，徐永海 .矩陣變流器虛擬逆變側(cè)無扇區(qū)調(diào)制算法 [J].中國(guó)電機(jī)工程學(xué)報(bào)， 2020（ 9）： +13. [12]System Document C2020 Foundation Software[Z].Texas Instruments ACI3_1， 2020.