【正文】 但是仍然有 缺點(diǎn) ，比如硬件資源利用率的提高，雖然通過(guò)一些編程技巧減少了一部分的硬件資源的使用，但是仍然占用了較多的硬件資源， 所以 應(yīng)該盡量地避開(kāi)耗費(fèi)硬件資源的編程內(nèi)容，比如判斷 參考電壓矢量所在扇區(qū)，可直接在角度周期變化中包含這一功能，避開(kāi)了運(yùn)算， 用 FPGA 擅長(zhǎng)的計(jì)數(shù)器來(lái)完成功能，能有效地減少了硬件資源的使用 ； 在精確度上，由于 Verilog HDL 當(dāng)中是沒(méi)有實(shí)數(shù)數(shù)據(jù)類型， 數(shù)據(jù) 都以整數(shù)來(lái)處理，導(dǎo)致精度無(wú)法做 得很高 ，在一些高性能要求的場(chǎng)合當(dāng)中， 將無(wú)法滿足要求 ，在精度方面有待加強(qiáng) ； 在實(shí)際應(yīng)用當(dāng)中，文中的算法程序只經(jīng)過(guò)了簡(jiǎn)單的硬件驗(yàn)證，想要投入到實(shí)際應(yīng)用場(chǎng)合仍然欠缺調(diào)試。 圖 過(guò)調(diào)制波形圖 見(jiàn)圖 、 ，跟仿真結(jié)果一致，算法的實(shí)現(xiàn) 準(zhǔn)確 。 圖 。 死區(qū)模塊 圖 死區(qū)模塊 在 SVPWM信號(hào)投入實(shí)際運(yùn)用當(dāng)中，逆變器中的開(kāi)關(guān)電路的開(kāi)關(guān)器件并不是理想的器件，所以開(kāi)通和關(guān)斷都會(huì)有一定的延時(shí)，所以必須增加一個(gè)死區(qū)環(huán)節(jié)，以防止器件在導(dǎo)通 后原本應(yīng)該關(guān)斷的器件可靠地關(guān)斷。 end//扇 區(qū) Ⅵ default： N_ST1=N_ST1； endcase 28 ROM_CTR 模塊包含了兩種功能：一種是通過(guò)電源頻率值的輸入，將頻率轉(zhuǎn)化為斜坡信號(hào)然后每一個(gè)調(diào)制周期都將控制下一個(gè)模塊運(yùn)作一次，另外一種則是扇區(qū)判斷， 這里使用了計(jì)數(shù)器從 0 計(jì)數(shù)到 1023 這個(gè)過(guò)程所使用的時(shí)間來(lái)表示一個(gè)周期，而將這個(gè)周期分為 6個(gè)時(shí)間段，即計(jì)數(shù)值 1023 分為 6段來(lái)一一對(duì)應(yīng)每一個(gè)扇區(qū) 見(jiàn)程序 ，扇區(qū)分布見(jiàn)圖 。 else X=X+1。 if(X==682) N_ST1=S4。 end//扇區(qū) Ⅱ S2:begin V=3。 else X=X+1。 時(shí)間 T0 則隨著扇區(qū)周期變化。//T1 按 倍減少 T_2=T_1*9/10。 Z=(3*Ualfa1732*Ubeta/1000)*Um*8/10000。 求解中間變量模塊主要運(yùn)算程序如下： X=Ubeta*Um*28/10000。 // U? =21/2/2(UBUC) 坐標(biāo)變換模塊輸入三相電壓矢量的余弦值，通過(guò) Clark 變換公式 見(jiàn) ，變換出 Ualfa， Ubeta 值輸出。 COS_ROM 模塊主要是存儲(chǔ)余弦表 ， 其中存儲(chǔ)的余弦值是以平移放大的值的方式存儲(chǔ)， 當(dāng)接收到上一個(gè)模塊輸出的角度和數(shù)值輸出控制信號(hào)EN， q 端口輸出對(duì)應(yīng)角度的正弦值。 //低于頻率 10HZ 輸出峰值 62 else Um=(F2)+(F1)+(F2)。文中簡(jiǎn)單介紹一些編程技巧 ，例如使用 Mealy 型狀態(tài)機(jī)的程序結(jié)構(gòu) 以增加程序的可讀性和 使用移位代替乘除法運(yùn)算 減少硬件資源的 使用。由于 FPGA 作運(yùn)算需要耗費(fèi)的硬件資源比較多，所以為了減少運(yùn)算我們這里采取直接對(duì)參考矢量旋轉(zhuǎn)一周的時(shí)間進(jìn)行分塊的方法來(lái)判斷參考矢量的位置。 在基頻以下調(diào)速需要滿足 1gEf ?常 數(shù) () 當(dāng)電動(dòng)勢(shì)較高時(shí)，可以忽略定子繞組的漏磁阻，而認(rèn)定相電壓 Us≈ Eg，可得下式： 1sUf ?常 數(shù) () 在低頻時(shí)不能忽略漏磁阻抗，則將 Us 抬高，在基頻以上調(diào)速則 Us 恒定不變[2]。 28 Ψ2u1Δ Ψ1 1Δ Ψ1 2Δ Ψ1 3Δ Ψ1 4Ψ1OΔ Ψ1 Ψ3Ψ4Ψ5Ψ6Ψ1Ψ2u5u6u1u2u3u4Δ Ψ2Δ Ψ1OΔ t1u1Δ t2u2T u 圖 逼近圓形磁鏈增量軌跡 圖 合成矢量 而為了實(shí)現(xiàn)這一目的，如圖 我們引入了一個(gè)旋轉(zhuǎn)的人為合成的旋轉(zhuǎn)矢量 uref， 作為我們的參考的電壓矢量，我們將采用開(kāi)關(guān)電壓矢量矢量合成這個(gè)參考矢量 ，例如使用開(kāi)關(guān)電壓矢量 u1， u2合成參考矢量 [5][10]。 ABCV T 1V T 2V T 3V T 4V T 5V T 6NUd c 100110110u3u4u5u6u78u21001 圖 三相逆變器示意圖 圖 各 開(kāi)關(guān)合成矢量 其中 11 000這兩種開(kāi)關(guān) 模式所形成的電壓矢量為 0，其余開(kāi)關(guān)狀態(tài) 形成的矢量 相互間隔隔 π /3。 由式 ： 111 jj j t 21 m 1 md ( e ) j e = ed tre f mu t ????? ? ? ? ??? （ t+ ） () 當(dāng)磁鏈幅值 Ψm 一定時(shí)， uref的大小與 ω 1（或 電壓頻率 f1）成正比，其方向則與 磁鏈?zhǔn)噶?Ψ ref正交，即磁鏈圓的切線方向，如圖 所示 ： ω1ψr e fur e fur e f 圖 旋轉(zhuǎn)磁場(chǎng)與電壓空間矢量的運(yùn)動(dòng)軌跡 當(dāng)磁鏈?zhǔn)噶?Ψ ref在空間旋轉(zhuǎn)一周時(shí)，電壓矢量也連續(xù)地按磁鏈圓的切線方向運(yùn)動(dòng) 了 2π rad，其軌跡與磁鏈圓重合。用公式表示，則有 : ref a b cu U U U? ? ? () 與定子電壓空間矢量相仿 ， 可以定義定子電流和磁鏈的空間矢量 Iref和 Ψ ref。如圖 ： 28 ur e fω1ABCUaUbUc 圖 電壓空間矢量 合成圖 A， B,C 分別表示在空間靜止的電 機(jī)定子三相繞組的軸線，它們?cè)诳臻g 中 互差2π /3，三相定子正弦波相電壓 UA,UB,UC分別加在三相繞組上。 完成軟件設(shè)計(jì)后 進(jìn)行有效可靠的 硬件驗(yàn)證 ， 文中 將輸出的 PWM 信號(hào)接入 一個(gè)低通 RC 濾波電路，通過(guò)濾波電路濾波后的波形觀察 間接 地 檢驗(yàn) 軟件編寫(xiě)的正確性。由于 FPGA 主要是消耗硬件資源來(lái)完成各項(xiàng)功能，所以提高硬件資源的利 用率是必要的一個(gè)環(huán)節(jié)。 所以， 對(duì)于完成一些單一的運(yùn)算過(guò)程或者功能， FPGA 能夠在幾個(gè)時(shí)鐘周期內(nèi)完成，實(shí)時(shí)控制上完全能夠滿足性能要求，在一些大型系統(tǒng)的應(yīng)用當(dāng)中，完全能擔(dān)任各種固定不變的功能， 在一些多微機(jī)相互配合使用的大型系統(tǒng)應(yīng)用中，使用FPGA 來(lái)完成功能還能夠?yàn)?其他微機(jī) 節(jié)省 CPU 資源，所以基于 FPGA 的 SVPWM 的 算法的 實(shí)現(xiàn)具有一定的前景。此類可編程邏輯的邏輯函數(shù)發(fā)生是采用了 RAM“數(shù)據(jù)”查找方式，并使用多個(gè)查找表構(gòu)成了一個(gè)查找表陣列，成為可編程們陣列 （ PGA），隨著可編程器件的規(guī)模不斷 擴(kuò)大，隨著發(fā)展 FPGA 也就應(yīng)運(yùn)而生 [3][4]。由此，人們提出一種可編程電路 28 結(jié)構(gòu)，即乘積項(xiàng)邏輯可編程結(jié)構(gòu)，其原理結(jié)構(gòu)如圖 [3]。 現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) 可編程邏輯器件（ PLD）是 20 世紀(jì) 70年代發(fā)展起來(lái)的一種新 型的 集成器件。這種控制方法叫 作磁鏈跟蹤控制，磁鏈的軌跡是交替使用不同的電壓空間矢量 通過(guò)矢量合成所 得到的，所以又稱“電壓空間矢量 PWM（ SVPWM）控制” [2]。 我們稱 上述原理為面積等效原理，它 就 是 PWM 控制技術(shù)的重要理論基礎(chǔ) [1]。 其中， 沖量即指窄脈沖的面積。 在 早期的交 — 直 — 交變壓變頻器所輸出的交流波形都是 六拍階梯波 或 者是 矩形波 ， 當(dāng)時(shí)， 只能采用半控式的 可控硅 來(lái)控制其導(dǎo)通 ， 但是其不能控制關(guān)斷，由于它的 不可控性和 比 較 低的開(kāi)關(guān)頻率導(dǎo)致 了 逆變器輸出 的 波形不能近似 按正弦波變化， 只能按照階梯波變化， 從而會(huì) 產(chǎn)生 較大的 諧波，使電 機(jī)輸出轉(zhuǎn)矩 也 存在脈動(dòng) 的 分量，影響其 實(shí)際 工作性能，為了 提高 交流電機(jī)變壓變頻調(diào)速系統(tǒng)的性能。 FPGA。其中，軟件通過(guò)了 Modelsim Altera進(jìn)行仿真，給出了其相關(guān)的仿真波形圖 以 說(shuō)明 其 無(wú)誤 ?；?FPGA 的 SVPWM 算法的實(shí)現(xiàn) 摘 要： 為了 數(shù)字 實(shí)現(xiàn) SVPWM的算法 ， 文 中采用了以 FPGA作為硬件基礎(chǔ)，給出了基于 FPGA的 SVPWM 算法 的 具體算法以及 軟件設(shè)計(jì)。 文中 使用 Storm Ⅲ FPGA 開(kāi)發(fā)板 對(duì) 軟件進(jìn)行驗(yàn)證 ，其中 開(kāi)發(fā)板 的核心芯片為 Altera 公司生產(chǎn)的EP3C10E144C8 這款 FPGA 芯片 ，使用了 RC 濾波電路對(duì) PWM信號(hào)進(jìn)行濾波 處理 并且