【正文】 end Behavioral。 end case。139。txd_done=39。xt16:=00000。state=x_wait。state=x_wait。 else state =x_shift。state=x_start。xt16:=00000。039。 — 復(fù)位 elsif rising_edge(bclkt) then case state is when x_idle= — 狀態(tài) 1，等待數(shù)據(jù)幀發(fā)送命令 if xmit_cmd_p=39。 txd_done=39。 基于 FPGA 的串口設(shè)計 第 34 頁 共 40 頁 variable txds:std_logic。 — 定義各個子狀態(tài) signal state :states:=x_idle。 txd:out std_logic。 use 。 end Behavioral 。 — 狀態(tài) 4，輸出幀接收完 畢信號 when others =state=r_start。 — 狀態(tài) 4，數(shù)據(jù)采樣檢測 when r_stop=r_ready=39。 end if。 end if 。 else state=r_start。count:=0000。 end if。rt:=0。039。139。 pro2:process (bclkr,resetr,rxd_sync) — 主控時序、組合進程 variable count :std_logic_vector (3 downto 0)。 else rxd_sync =39。 begin prol :process (rxdr) begin if rxdr =39。 end reciever。 entity reciever is generic (framlenr:integer:=8)。 基于 FPGA 的串口設(shè)計 第 32 頁 共 40 頁 （ 3） UART 接收器 () library ieee。 end if。 elsif rising_edge(clk) then if (clk_t=4) then clk_t=0000。139。 end last。 use 。 end Behavioral 。 附錄 第 31 頁 （共 37 頁） signal b:std_logic。 end ponent。 ponent transfer port(bclkt,resett,xmit_cmd_p:in std_logic。 architecture Behavioral of top is ponent reciever port(bclkr,resetr,rxdr:in std_logic。 — 總的輸入輸出信號的定義 rec_ready,txd_out,txd_done_out:out std_logic。 use 。在學(xué)業(yè)即將完成之際，謹(jǐn) 向各位恩師表示我最衷心的感謝！ 除此以外，還要感謝各位同學(xué)的熱情幫助和鼓勵，四年的學(xué)習(xí)生活，我們結(jié)下了深厚的友誼。 （ 7） 張凱 ． 林偉 .VHDL 實例剖析 .北京：國防工業(yè)出版社， 2020 由于本人水平有限，文中難免存在不足之處，敬請各位老師和同學(xué)批評指正。通過系統(tǒng)的學(xué)習(xí)使用對軟件的使用和對設(shè)計的編程都有了進一步的提升。 通過本次畢業(yè)設(shè)計，我完成了基于 FPGA 串口設(shè)計 。 通過波特率發(fā)生器、發(fā)送器和接收器模塊的設(shè)計與仿真，能較容易地實現(xiàn)通用異步收發(fā)器總模塊。系統(tǒng)軟件的設(shè)計采用了模塊化的結(jié)構(gòu)方式，將各個功能分成獨立模塊 ,由系統(tǒng)的監(jiān)控程序統(tǒng)一管理執(zhí)行。硬件設(shè)計主要是指畫硬件電路，在這里要用到一個畫圖軟件 Protel。因此，一段時間下來，我對 位 FPGA 和 UART 的國內(nèi)外研究狀況、發(fā)展趨勢、工作原理和制作方法都有了比較清晰的了解。ModelSim SE 主要用來波形 仿真 。 MAX232 芯片是美信公司專門為電腦的RS232 標(biāo)準(zhǔn)串口設(shè)計的單電源電平轉(zhuǎn)換芯片 ,使用 +5v 單電源供電。轉(zhuǎn)換完成立即回到 X_WAIT 狀態(tài)。緊接著狀態(tài)機轉(zhuǎn)入 X_WAIT 狀態(tài)?？偨Y(jié) 第 19 頁 （共 37 頁） 這時由于 XMIT_CMD 是一個外加信號，在 FPGA 之外，不可能對 XMIT_CMD 的脈沖寬帶進行限制，如果 XMIT_CMD 有效在 UART 發(fā)完一個數(shù)據(jù)幀依然有效，那么就會錯誤地被認(rèn)為，一個新的數(shù)據(jù)發(fā)送命令又到來了， UART發(fā)送器就會再次啟動 UART幀的發(fā)送，顯然該幀的發(fā)送是錯誤的。圖 4.. 是發(fā)送狀態(tài)機的狀態(tài)圖。 R_SAMPLE 狀態(tài)：即數(shù)據(jù)位采樣檢測，完成后無條件狀態(tài)機轉(zhuǎn)入 R_WAIT 狀態(tài)，等待下次數(shù)據(jù) 位的到來。這種干擾脈沖的周期是很短的，所以可以認(rèn)為保持邏輯 0 超過 1/4 個位時間的信號一定是起始位。圖 6 中的 RXD_SYNC 信號是 RXD 的同步信號，因為在進行邏輯 1 或邏輯 0 判斷時，不希望檢測的信號是不穩(wěn)定的，所以不直接檢測 RXD 信號，而是檢測經(jīng)過同步后的RXD_SYNC 信號。由于內(nèi)部采樣時鐘 bclk 周期（由波特率發(fā)生器產(chǎn)生）是發(fā)送或接收波特率時鐘頻率的 16 倍，所以起始位需要至少 8 個連續(xù) bclk 周期的邏輯0 被接收到，才認(rèn)為起始位接收到，接著數(shù)據(jù)位和奇偶校驗位將每隔 16 個 bclk 周期被采樣一次（即每一個波特率時鐘被采樣一次）。即 分頻數(shù) =系統(tǒng)時鐘 ／ (16 波特率 )， 波特率分頻 數(shù) 可以根據(jù)不同的應(yīng)用需要更改。 FPGA AS 下載方式 JTAG 接口 MAX232 PC 終端 電源 時鐘晶振 總結(jié) 第 15 頁 （共 37 頁） FPGA 模塊 FPGA 模塊主要由波特率產(chǎn)生 模塊 、數(shù)據(jù)發(fā)送模塊、數(shù)據(jù)接收模塊三部分組成。 （ 3）接口使用一根信號線和一根信號返回線而構(gòu)成共地的傳輸形式，這種共地傳輸容易產(chǎn)生共模干擾，所以抗噪聲干擾性弱。 DCD 數(shù)據(jù)載波檢測（ Data Carrier Detection），當(dāng)本地 DCE 設(shè)備（ Modem）收到對方的 DCE 設(shè)備送來的載波信號時，使 DCD 有效，通知 DTE 準(zhǔn)備接收， 并且由 DCE 將接收到的載波信號解調(diào)為 數(shù)字信號 ， 經(jīng) RXD 線送給 DTE。 6 個控制信號： DSR 數(shù)傳發(fā)送準(zhǔn)備好， Data Set Ready。若 DTE 要發(fā)送數(shù)據(jù)，則預(yù)先將 DTR 線置成有效 (ON)狀態(tài)，等CTS 線上收到有效 (ON)狀態(tài)的回答后，才能在 TxD 線上發(fā)送串 行數(shù)據(jù)。 接收數(shù)據(jù) (Received dataRxD)—— 通過 RxD 線終端接收從 MODEM 發(fā)來的串行數(shù)據(jù)， (DCE→DTE) 。當(dāng)本地的 MODEM 收到由通信鏈路另一端（遠地）的 MODEM 送來的載波信號時，使 RLSD 信號有效，通知終端準(zhǔn)備接收，并且由 MODEM 將接收下來的載波信號解調(diào)成數(shù)字兩數(shù)據(jù)后，沿接收數(shù)據(jù)線 RxD送到終端。當(dāng) MODEM 已準(zhǔn)備好接收終端傳來的數(shù)據(jù)，并向前發(fā)送時，使該信號有效，通知終端開始沿發(fā) 送數(shù)據(jù)線 TxD 發(fā)送數(shù)據(jù)。這兩個設(shè)備狀態(tài)信號有效，只表示設(shè) 備本身可用，并不說明通信鏈路可以開始進行通信了，能否開始進行通信要由下面的控制信號決定。 RS232C 的接口信號 ： RS232C 的功能特性定義了 25芯標(biāo)準(zhǔn)連接器中的 20根信號線，其中 2 條地線、 4 條數(shù)據(jù)線、 11 條控制線、 3 條定時信號線，剩下的 5 根線作備用或未定 義。 RS232 RS232 接口是 1970 年由美國電子工業(yè)協(xié)會（ EIA）聯(lián)合貝爾系統(tǒng)、調(diào)制解調(diào)器廠家及計算機終 端生產(chǎn)廠家共同制定的用于串行通訊的標(biāo)準(zhǔn)。 TTL/CMOS 數(shù)據(jù)從 T1IN、 T2IN 輸入轉(zhuǎn)換成 RS232 數(shù)據(jù)從 T1OUT、 T2OUT送到電腦 DB9 插頭； DB9 插頭的 RS232 數(shù)據(jù)從 R1IN、 R2IN 輸入轉(zhuǎn)換成TTL/CMOS 數(shù)據(jù)后從 R1OUT、 R2OUT 輸出。 第二部分是數(shù)據(jù)轉(zhuǎn)換通道。 表 3 時鐘信號與 FPGA IO 接口對應(yīng)表 MAX232 MAX232 芯片是美信公司專門為電腦的 RS232 標(biāo)準(zhǔn)串口設(shè)計的單電源電平轉(zhuǎn)換芯片 ,使用 +5v 單電源供電。 基于 FPGA 的串口設(shè)計 第 10 頁 （共 40 頁） 圖 6 開發(fā)板上的 JTAG 調(diào)試插座 JP1插座 信號定義 1 TCK 2 GND 3 TDO 4 Vcc() 5 TMS 6 / 7 / 8 / 9 TDI 10 GND 表 1 JTAG 插座信號定義 注： ‘/’表示該插針沒有任何信號。 1 擴展接口，供用戶高速穩(wěn)定的自由擴展。 1 基于 1Wire 接口的數(shù)字溫度傳感器。 1 個蜂鳴器輸出模塊。 1 個 256 色 VGA 接口。 EDA/SOPC 實驗開發(fā)平臺提供的資源有： 標(biāo)準(zhǔn)配置核心板為 EP1C12 核心板（核心芯片為 EP1C12F324C8）。 總體 設(shè)計框圖 圖 3 總體設(shè)置框圖 FPGA RS232 電平轉(zhuǎn)換 PC 機 總結(jié) 第 7 頁 （共 37 頁） 4 系統(tǒng)硬件設(shè)計 器件芯片介紹 FPGA 核心板 EP1C12 介 紹 EP1C12 核心板為基于 Altera Cyclone 器件的嵌入式系統(tǒng)開發(fā)提供了一個很好的硬件平臺，它可以為開發(fā)人員提供以下資源： 1 主芯片采用 Altera Cyclone 器件 EP1C12F324C8 2 EPCS4I8 配置芯片 3 4 個用戶自定義按鍵 4 4 個用戶自定義 LED 5 1 個七段碼 LED 6 標(biāo)準(zhǔn) AS 編程接口和 JTAG 調(diào)試接口 7 40MHz 高精度時鐘源 8 三個高 密度擴展接口 9 系統(tǒng)上電復(fù)位電路 10 支持 +5V 直接輸入，板上電源管理模塊 系統(tǒng)主芯片采用 324 引腳、 BGA 封裝的 E1C12 FPGA，它擁有 12060 個 LE，52 個 M4K 片上 RAM（共計 239616bits）， 2 個高性能 PLL 以及多達 249 個用戶自定義 IO。 FPGA 核心芯片 的選擇 本系統(tǒng)用 的 主芯片 是 EP1C12Q240C8，該系列的芯片 采用 324 引腳、 BGA 封裝的 EP1C12 FPGA，它擁有 12060 個 LE， 52 個 M4K 片上 RAM（共計 239616bits）， 2個高性能 PLL 以及多達 249 個用戶自定義 IO。符合市場需求的大規(guī)模系統(tǒng)高效 ，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 在移位寄存器移出一位邏輯值后數(shù)據(jù)位計數(shù)器加 1,當(dāng)數(shù)據(jù)位計數(shù)器記滿 10 表示一帖 數(shù)據(jù)發(fā)送完成 ,此時控制器停止各個輔助部件并且再次啟動發(fā)送信號檢測器 , 開始監(jiān)視下一次發(fā)送請求 . 3 方案 選擇 設(shè)計語言選擇 本次設(shè)計用的硬件描述語言是 VHDL，主要原因是以前學(xué)過該語言和它具有如下優(yōu)勢 : （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 圖 1 UART 數(shù)據(jù)傳輸結(jié)構(gòu)圖 UART 幀的格式 UART 幀的格式包括線路空閑狀態(tài)（ idle，高電平有效）、起始位 (start bit，低電平有效 )、 5～ 8 位數(shù)據(jù)位 (dat